El precio de la memoria DDR5 alcanzó nuevos máximos a medida que la demanda supera con creces la oferta. En un esfuerzo por contener costos, Meta está recuperando memoria DDR4 antigua de servidores en desuso e instalándola en máquinas nuevas usando su ASIC custom Vistara, que permite conectar módulos viejos a sus últimos servidores con procesadores AMD EPYC "Turin", oficialmente compatibles solo con DDR5.

Curiosamente, Meta no es la única empresa desarrollando una solución de este tipo. Panmnesia, una startup surcoreana, desarrolló un controlador CXL y un switch off-the-shelf que permite a los servidores conectar pools de memoria considerablemente más grandes sin extender la latencia, diferenciándose de las ofertas CXL competidoras.

¿Cómo funciona el ASIC Vistara?

Vistara es el primer ASIC custom de expansión de memoria CXL diseñado por Meta. Implementa un expansor de memoria CXL 2.0 Type-3 sobre una interfaz PCIe 5.0 x16 y hace de puente entre RDIMMs DDR4 estándar y los procesadores host. Cada ASIC soporta dos canales independientes de 72 bits de memoria DDR4 y puede proveer hasta 256 GB de capacidad usando DIMMs de 64 GB.

En la práctica, Meta despliega actualmente 128 GB por ASIC usando módulos DDR4 de 32 GB recuperados de servidores fuera de servicio. La plataforma se llama MemServer y combina lo siguiente en cada máquina:

  • Dos ASICs Vistara conectados a un procesador AMD Turin de 158 núcleos vía enlaces PCIe 5.0 x8
  • 768 GB de DDR5-6400 local (memoria de baja latencia y 614 GB/s de ancho de banda)
  • 256 GB de DDR4-2400 conectados por CXL (76 GB/s de ancho de banda), expandiendo la capacidad total a 1 TB

El stack de software expone transparentemente la memoria CXL como un nodo NUMA separado y permite que Linux migre las páginas "frías" al tier más lento de DDR4 y mantenga los datos accedidos con mayor frecuencia en la DDR5 local. Es, esencialmente, una jerarquía de memoria adicional, gestionada por el sistema operativo.

El chip por dentro

El ASIC se basa en tres núcleos RISC-V dedicados a secure boot, inicialización del dispositivo, gestión de firmware y health monitoring. Meta afirma haber optimizado su controlador CXL y la pipeline de memoria para reducir overhead de protocolo, minimizar las demoras de queueing y bajar la latencia idle de round-trip a aproximadamente 50 ns.

El chip incorpora además características de confiabilidad avanzadas como corrección de errores Reed-Solomon de dos símbolos y soporte para chip-kill x4. Estas son piezas de ingeniería críticas para un hyperscaler donde una falla de memoria en un rack puede afectar miles de jobs.

¿Y Panmnesia?

Mientras Vistara es exclusivo de Meta, Panmnesia apunta a vender una solución equivalente al resto del mercado. Myoungsoo Jung, CEO de la startup, explicó la apuesta:

"Existe la percepción de que poner un switch entre la CPU y los dispositivos hace difícil cumplir con la latencia de acceso a memoria que esperan estos sistemas, por lo que los dispositivos multi-headed conectados directamente siguieron siendo la norma aunque eran más difíciles de escalar. Nuestro trabajo muestra que esto no es una limitación inherente de CXL o de los switches CXL: es un rasgo de la etapa temprana de CXL, y uno que se desvanece a medida que el estándar y los productos a su alrededor maduran."

CXL es un protocolo que se monta sobre la interfaz física PCIe. Como resultado, muchas implementaciones tempranas de CXL se construyeron modificando IP PCIe existente, heredando características arquitectónicas optimizadas para PCIe en lugar de para comunicación memory-semantic. Eso agregó latencia sustancial.

Por contraste, el nuevo IP de controlador CXL de Panmnesia tiene un data path rediseñado que reemplaza los buffers separados por capa con buffers compartidos para eliminar gran parte del overhead de sincronización. El switch fabric que lo acompaña introduce Port-Based Routing (PBR), removiendo las limitaciones de topología en árbol del Hierarchy-Based Routing (HBR) convencional usado por PCIe y las implementaciones tempranas de CXL.

¿Cuánto escala vs CXL anterior?

Panmnesia afirma que mientras los deployments tempranos de CXL podían conectar solo un puñado de nodos de cómputo a pools de memoria compartida, su fabric escala hasta 64 nodos. Eso significa mayor flexibilidad para hyperscalers que corren miles de servidores y hoy tienen que racionalizar el uso de DRAM cara.

La compañía coreana adelantó que sus tecnologías CXL de próxima generación avanzan hacia comercialización. Ya tiene silicio pre-release de su Fusion Switch PCIe 6.4/CXL 3.2 y completó el desarrollo de su Combo IP PCIe 7.0/CXL 4.0, que soporta las últimas features introducidas por la especificación CXL 4.0.

Implicancia para Chile y América Latina

Para empresas chilenas que operan racks propios (data centers de bancos, retail, gobierno), Vistara y Panmnesia no son productos comprables. Vistara es interno de Meta; Panmnesia recién entra a samples comerciales. Pero la señal importa: si los hyperscalers están dispuestos a inventar ASICs custom para reusar DDR4 viejo, el cuello de botella de DDR5 va a seguir presionando precios al menos 2 a 3 trimestres más. Los importadores chilenos ya reportan subidas de 8 a 12% en módulos DDR5 entre marzo y junio, y la huelga en Samsung Hwaseong puede agravarlo.