Los EPYC Venice son el mayor cambio de arquitectura en las CPU de AMD desde que Rome debutó en 2019, según un análisis de The Register. La familia basada en Zen 6 apunta a ser el portafolio de procesadores más amplio que AMD ha tenido, con modelos para uso general, HPC, IA y, más adelante, equipos de consumo. La empresa todavía no revela todos los detalles de sus núcleos de sexta generación, pero a estas alturas es más lo que se sabe de Venice que lo que falta.
A fines de la semana pasada AMD sumó un documento técnico en PDF que busca desarmar el relato de Nvidia sobre sus CPU Vera. The Register revisa esas cifras de rendimiento más abajo. Primero reúne lo que se ha ido conociendo por partes sobre la arquitectura que sostendrá la hoja de ruta de AMD durante los próximos años.
Cuatro líneas de producto
La generación se divide en cuatro grupos, cada uno con sus particularidades: alto rendimiento, empresa, HPC e IA. Los modelos de alto rendimiento son los únicos que saldrán en 2026. Casi todo lo demás llega a lo largo de 2027.
La plataforma EPYC 9006 SP7 es la que AMD ha promocionado durante el último año. Ofrece hasta 256 núcleos, 16 canales de DDR5 y 128 líneas de PCIe 6.0 compatibles con CXL 3.1. Igual que Turin el año pasado, Venice viene en dos variantes, una optimizada para densidad y otra para frecuencia. La versión de 256 núcleos es la de densidad. En paralelo, AMD prepara un modelo de 96 núcleos que sube hasta 5 GHz.
¿Qué cambió dentro del encapsulado?
Bajo el disipador integrado, los dos chips llevan un par de dados de entrada y salida (I/O) rodeados de ocho dados de núcleos (CCD). Eso es el doble de I/O y la mitad del silicio de cómputo que tenía Turin, y aun así la cantidad de núcleos sube. La diferencia está en los CCD, que cambian mucho según el chip.
En esta generación AMD duplicó los núcleos por chiplet hasta 32 y cuadruplicó la L3 compartida, de 32 MB a 128 MB por chiplet. Con eso, un Venice completo lleva un gigabyte de caché L3.
Los modelos optimizados para frecuencia son más conservadores. Los núcleos y la L3 suben cerca de 50% respecto de la generación anterior, con 12 núcleos y 48 MB de L3 por chiplet.
El aumento de núcleos llama la atención, pero el cambio de fondo está en la jerarquía de caché. Un núcleo Zen 6C y un Zen 6 ya solo se diferencian en la frecuencia. En generaciones anteriores, los CCD ZenC compartían la misma reserva de 32 MB de L3 que los CCD Zen estándar, así que los modelos tope de gama tenían la mitad de L3 por núcleo que los de más frecuencia y menos núcleos. En Venice ya no pasa. Use el CCD que use, cada núcleo tiene al menos 4 MB de L3 compartida. La decisión queda entre cantidad de núcleos y densidad.
Los núcleos compactos de AMD no equivalen a los núcleos de eficiencia de Intel. Intel usa microarquitecturas completamente distintas, con otras funciones y otra jerarquía de caché, para sus núcleos P y E. AMD solo cambia frecuencia por un formato más compacto, y el conjunto de instrucciones es idéntico.
Dos dados de I/O y 1,6 TB/s de memoria
Los dados de I/O también cambiaron, y ahora son dos. The Register supone que la razón está en la interconexión entre los CCD y el subsistema de I/O, porque esta vez los dados van pegados uno contra otro.
La I/O en sí cambia poco. Siguen siendo 128 líneas de PCIe, igual que en las últimas generaciones de EPYC, aunque ahora corren al doble de velocidad por el paso de PCIe 5.0 a 6.0. Los chips suman soporte para CXL 3.1, lo que permite usar equipos de memoria conectados en red para agrupar y compartir memoria entre servidores.
Los dados admiten además 16 canales de DDR5 a 8.000 MT/s, o a 12.800 MT/s con módulos MRDIMM. Eso le da a Venice 1,6 TB/s de ancho de banda de memoria, casi el triple que Turin. En pruebas reales, AMD dice que alcanza cerca de 1,3 TB/s en STREAM Triad, un benchmark clásico para medir ancho de banda.
Todavía no se conocen todos los detalles de la microarquitectura Zen 6, pero sí está casi completa la lista de modelos SP7.
Vuelven los EPYC con X
Los Venice-X, orientados a HPC, comparten el socket SP7 y llevan la L3 a 12 MB por núcleo, o 1.152 MB por socket. Como en los chips X anteriores, AMD lo consigue apilando SRAM sobre los CCD con su tecnología 3D V-Cache, la misma de procesadores de consumo como el 5800X3D y el 7800X3D.
En Venice-X, AMD pone hasta ocho bloques de SRAM de 96 MB entre sus CCD de 12 núcleos y el sustrato, para un total de 144 MB de L3 en cada uno. Esa caché extra los hace atractivos para cargas de HPC como dinámica de fluidos computacional, análisis de elementos finitos, automatización de diseño electrónico y otros trabajos científicos y de ingeniería.
AMD se había saltado la variante X en la generación Turin. Frente a su último EPYC X, el nuevo no ofrece más L3 ni más núcleos. Lo que sí trae es una frecuencia bastante más alta, hasta 5,15 GHz, en parte porque el bloque de SRAM va debajo del CCD y no encima.
La línea para empresas
Todo lo anterior apunta a alto rendimiento y HPC, que no es lo que compra la mayoría de las empresas. Para usos más comunes, como servidores de almacenamiento, bases de datos o virtualización, AMD ofrecerá una versión recortada de Venice con entre 8 y 128 núcleos y ocho canales de DDR5.
El ancho de banda de memoria es un cuello de botella serio en IA y HPC, pero pesa mucho menos en la mayoría de las aplicaciones empresariales, así que tiene sentido recortar ahí. Intel hizo lo mismo con sus Xeon 6 serie 6700P, que también llegan a 8 canales.
Por las imágenes de los dados publicadas, AMD usaría un dado de I/O algo distinto, lógico si maneja mucho menos tráfico. Estos modelos usan otro socket, el SP8, pero los mismos CCD de los SP7. El modelo de ocho núcleos es curioso, porque el mínimo por CCD ahora es 12, aunque AMD ya ha deshabilitado núcleos antes para segmentar su oferta. El de 128 núcleos usa cuatro CCD de 32.
La línea 9006 SP8 es bastante más amplia, con más de 20 modelos y frecuencias de hasta 5 GHz. Quien la elija renuncia a canales de memoria, no necesariamente a rendimiento de cómputo.
Verano, la respuesta a Vera
Venice no será el único chip con núcleos Zen 6. Los racks Helios de primera generación usarán un Venice de 96 núcleos con módulos DDR5 estándar, pero los diseños siguientes llevarán una CPU muy distinta, más parecida a Vera de Nvidia.
Su nombre clave es Verano. Tendrá hasta 72 núcleos (presumiblemente en seis chiplets de 12) a 5 GHz, y en lugar de DDR5 usará 24 canales de LPDDR5x junto con enlaces xGMI más rápidos, de 112 GT/s, que según AMD mejoran la conexión entre CPU y GPU. Como referencia, Vera tiene 88 núcleos y admite hasta 1,5 TB de LPDDR5x con 1,2 TB/s de ancho de banda.
AMD lo presenta como procesador anfitrión para servidores de GPU y su lanzamiento está previsto para el segundo semestre de 2027. Según The Register, la elección de LPDDR5x en vez de módulos DDR5 RDIMM responde sobre todo al consumo, porque LP significa bajo consumo. AMD casi no ha hablado del dado de I/O de Verano, y el medio sospecha que ahí estará lo importante, quizás con un dado recortado a lo justo para dos a cuatro GPU. Al bajar el consumo de la CPU, AMD libera margen para más GPU, o para GPU más rápidas y calientes, y puede competir en precio con Nvidia.
¿Qué dicen las cifras de AMD contra Vera?
En su documento más reciente, AMD responde a las cifras de Nvidia, que mostraban al núcleo Olympus de Vera con una mejora de 1,7 a 1,8 veces en rendimiento por núcleo frente a Turin, un chip que salió hace casi dos años.
Según AMD, en los mismos cuatro benchmarks de SPEC 2026, su Venice de 96 núcleos rindió entre 1% y 12% más que Vera. En la prueba de enteros de SPECrate 2026, Zen 6 habría sacado una ventaja de 20%. En rendimiento total, el que The Register asume que es el modelo de 256 núcleos superó al Vera de 88 núcleos por 2,24 veces, algo esperable porque más núcleos suelen dar más rendimiento total.
The Register pide leer esas cifras con cautela, porque los benchmarks del propio fabricante son fáciles de elegir a conveniencia. Su lectura es otra de la que AMD buscaba. Los propios benchmarks de AMD muestran que los núcleos Olympus de Vera son sorprendentemente competentes en al menos algunas pruebas, y la ventaja de AMD está en tener más núcleos por socket y más modelos para cubrir más casos de uso. Rara vez una CPU gana en todos los escenarios, y el medio espera que Vera destaque en algunas cargas y Venice en otras.
Intel, el rival que casi no aparece
En CPU para centros de datos, el mayor rival de AMD es Intel. Esta vez Intel le hará poca competencia en el mercado empresarial de volumen. Como informó The Register el mes pasado, los Xeon 7 Diamond Rapids tendrán especificaciones comparables, con hasta 256 núcleos y 16 canales de DDR5 rápida y MRDIMM. A diferencia de generaciones anteriores, serán solo para HPC, sin modelos SP. Intel podría competir en el extremo más alto, pero AMD tendrá la ventaja de volumen durante buena parte de 2027.
Lo que Venice anticipa para Ryzen
Históricamente, los Ryzen de escritorio han reutilizado los CCD de los EPYC, o al revés. Si eso se mantiene y AMD logra meter dos CCD en un socket AM5, The Register calcula entre 8 y 24 núcleos en escritorio, usando solo los chiplets optimizados para frecuencia. Con un solo CCD de densidad podría llegar a 32 núcleos, aunque el medio lo duda.
La frecuencia es la gran incógnita. Zen 5 llega a cerca de 5,7 GHz. Los Ryzen han usado tradicionalmente dados de I/O distintos, y el medio da por estable la DDR5 a 8.000 MT/s, aunque con la escasez actual de memoria esos módulos pueden ser difíciles de conseguir. Todo esto, advierte The Register, es especulación.
