Los fabricantes de chips luchan por reducir el área que ocupa cada transistor, así que los investigadores prueban apilar capas de dispositivos uno encima de otro. Sin embargo, muchos chips 3D experimentales se apoyan en materiales exóticos y rinden mal en comparación con los dispositivos de silicio convencionales.

Investigadores de la Universidad de Illinois Urbana-Champaign encontraron una nueva manera de construir circuitos 3D con silicio. El secreto: un proceso que permite enrollar múltiples capas de silicio de espesor nanométrico sobre una oblea a temperaturas relativamente bajas.

¿Cómo es el 3D monolítico, y por qué es difícil?

Los microchips 3D actuales, como la serie AMD MI300, apilan capas prefabricadas una encima de otra y las conectan con pilares metálicos llamados through-silicon vias. Sin embargo, el desafío de alinear correctamente las conexiones entre capas limita cuántos enlaces se pueden hacer, y por tanto cuán útil resulta el apilado 3D.

En cambio, en los chips 3D monolíticos las capas de dispositivos se fabrican directamente unas sobre otras. Eso permite alineación con precisión nanométrica entre las capas y conectividad órdenes de magnitud más densa que los chips 3D actuales.

Sin embargo, los chips 3D monolíticos experimentales requieren que los transistores y otros dispositivos de las capas superiores se fabriquen a 400 °C o menos para preservar el cableado que conecta sus componentes. Estos chips se han hecho con distintos materiales, pero su rendimiento y confiabilidad resultaron mucho peor que los MOSFET clásicos que aparecen en prácticamente todos los microchips convencionales, borrando la mayor parte de las ganancias que ofrece un diseño monolítico 3D.

¿Qué cambió ahora?

Los científicos crearon chips 3D monolíticos de silicio a menos de 200 °C.

"Durante años, la gente asumió que el 3D monolítico requeriría nuevos materiales exóticos como nanotubos de carbono, semiconductores de óxido metálico o semiconductores 2D", dice Qing Cao, profesor asociado de ciencia de materiales e ingeniería en la Universidad de Illinois Urbana-Champaign. "Demostrar que el silicio puede hacer el trabajo significa que esta tecnología puede enchufarse directamente en los ecosistemas de manufactura existentes, lo que acelera dramáticamente su camino al impacto real".

¿Qué es un transistor junctionless?

En lugar de los MOSFET tradicionales, los nuevos chips 3D usan transistores junctionless (sin junturas). Los MOSFET regulares se fabrican con semiconductores tipo-n, dopados para tener exceso de electrones, y tipo-p, dopados para tener déficit de electrones. Las cargas entran por el source, viajan por un canal y salen por el drain. En MOSFETs, las junturas p-n donde estos tipos de semiconductor se encuentran interrumpen el flujo de corriente, y solo dejan pasar la corriente cuando una compuerta aplica voltaje al canal.

En contraste, en los transistores junctionless el source, el canal y el drain son todos completamente tipo-p o todos tipo-n, sin junturas p-n. Cuando se aplica voltaje a las compuertas, conducen y dejan pasar corriente.

Propuestos por primera vez en 1925, no se construyeron hasta 2010 por limitaciones de fabricación: requieren canales muy y uniformemente dopados de no más de 10 nanómetros de espesor. En MOSFETs, los fabricantes usan altas temperaturas para ubicar con precisión los dopantes en el cristal de silicio y crear las junturas p-n. Los junctionless no necesitan esas altas temperaturas.

¿Cómo se fabrican estas capas?

Los nuevos chips 3D se construyen depositando membranas de silicio monocristalino uniformemente dopadas de 10 nm o menos de espesor, mediante un proceso de roll-transfer-printing a escala de oblea.

"Como las membranas son tan delgadas y flexibles, se ajustan a la superficie subyacente, evitando los vacíos y deformaciones que suelen plagar el bonding entre obleas rígidas", dice Cao.

Veeresh Deshpande, profesor asociado de ingeniería eléctrica en el Indian Institute of Technology Bombay, que no participó en este estudio, agrega: "El método propuesto simplifica la complejidad del proceso y permite apilar varias capas de transistores, tanto para cómputo avanzado como para memoria tipo DRAM".

Resultados medidos

Cao y sus colegas fabricaron tres niveles de transistores junctionless sobre una oblea de silicio de 75 mm, con cada nivel compuesto por 625 transistores sobre un área de 1600 mm². A partir de esos transistores construyeron una variedad de compuertas lógicas y circuitos, incluyendo inverters, NAND, NOR y celdas SRAM, usando conexiones verticales entre capas alineadas con precisión sub-10 nm.

Los investigadores formaron circuitos con transistores distribuidos en las tres capas. Eso permitió una celda SRAM de seis transistores con un footprint hasta un tercio del tamaño de su layout 2D.

La velocidad de switching depende de la densidad de corriente, y los transistores junctionless mostraron una densidad de corriente que puede superar los 650 miliamperes por micrómetro, comparable con los antiguos MOSFET comerciales de silicio. Los MOSFET más avanzados muestran densidades sobre los 1000 mA/μm.

"La implicancia clave es que el apilado vertical puede no venir con una penalización severa de rendimiento del transistor", dice Saptarshi Das, profesor de ciencias e ingeniería en Pennsylvania State University, que no participó en la investigación. "Si es escalable, esto podría abrir un camino práctico a chips más densos y eficientes en energía con interconexiones mucho más cortas".

¿Cuándo llega a producción?

Las obleas que usó el equipo son mucho más chicas que las de 300 mm que la mayoría de las fabs usa hoy. Transferir y apilar membranas de silicio incluso sobre una oblea de 75 mm sin grietas, arrugas ni defectos "requirió una serie de innovaciones de ingeniería", dice Cao.

El equipo empezó a trabajar en 2019. "Para 2024 nos dimos cuenta de que habíamos resuelto las barreras fundamentales. El año y medio siguiente lo gastamos refinando el proceso y demostrando dispositivos multicapa a escala de oblea".

Por ahora el enfoque sirve solo para investigación y prototipado de bajo volumen. "Una vez establecidos los beneficios del 3D monolítico, podemos trabajar hacia manufactura de alto volumen", dice Cao. El próximo paso es asociarse con foundries para refinar la tecnología en un entorno de manufactura real.