Después de anticipar los chips a comienzos de año, Intel entregó detalles de sus próximas CPU Xeon 7, con nombre clave Diamond Rapids. Con hasta 256 núcleos de rendimiento (P-cores) y 1,28 GB de caché de último nivel, la nueva familia está programada para llegar al centro de datos en 2027. El rango trae varios avances que se esperaban en la hoja de ruta de Intel, incluido el proceso mejorado 18A-P, las interconexiones UCIe, AVX 10.2 y el nuevo tejido fan-out de la compañía.
Intel no detalló la arquitectura de núcleo de Diamond Rapids, conocida como Panther Cove, durante su presentación en Hot Chips 2026, así que probablemente habrá al menos una revisión técnica más antes de que llegue al mercado. Aunque quedan preguntas sobre Panther Cove, la empresa sí compartió el desglose de cómo se construyen estos chips: los mosaicos de cómputo y la forma en que se ensamblan a lo largo del procesador.
¿Cómo está construido Diamond Rapids por dentro?
Intel llama a los mosaicos de cómputo Compute Building Blocks, o CBB, y contienen el chiplet de núcleos apilado sobre un mosaico base que aloja la caché de último nivel. Cada chiplet de núcleos puede albergar hasta 16 núcleos y, según el SoC de Diamond Rapids en su versión más grande, hasta cuatro de esos chiplets pueden vivir en un CBB. Cada chiplet se conecta al mosaico base con una barra cruzada 3D.
Un SoC completo de Diamond Rapids incluye:
- Cuatro mosaicos base fabricados en Intel 3-T
- Dos mosaicos de concentrador de tejido fabricados en Intel 3
- Dieciséis chiplets de núcleos fabricados en Intel 18A-P
Todo se une con dos técnicas avanzadas de empaquetado. Intel vuelve a usar su Foveros Direct 3D para unir los mosaicos de cómputo a los mosaicos base, como ya se vio en las CPU Xeon 6+ Clearwater Forest. Y usa UCIe-S para conectar los mosaicos de concentrador de tejido con los núcleos a través de una conexión de cobre. El detalle no es menor: Intel no está usando su propio puente de interconexión multi-die embebido (EMIB), que había desplegado ampliamente en productos anteriores.
Dentro de cada CBB hay empaquetado en tres dimensiones, pero Intel aprovecha comunicación en dos dimensiones vía la interconexión UCIe-S para conectar los CBB a dos concentradores de tejido centralizados, lo que permite que los núcleos y las cachés se comuniquen entre sí. Aunque hay dos concentradores, cada CBB está conectado a ambos, de modo que las rutas de comunicación quedan despejadas a lo ancho del chip.
El plano del chip está dado vuelta
Comparado con Granite Rapids, Intel literalmente invirtió la disposición: centralizó memoria y entrada/salida, y empujó los núcleos hacia los bordes del chip. Es una configuración mucho más cercana a la que se esperaría de AMD.
Es probable que eso traiga mejoras térmicas. Con los componentes de mayor frecuencia y más calientes empujados a los bordes, hay mucha menos preocupación por puntos calientes en el centro del chip, como sí ocurre con Granite Rapids-AP, donde los núcleos están al medio.
Intel usa su nodo mejorado 18A-P para el troquel de cómputo, que según la compañía aumenta el rendimiento un 9% respecto de 18A a máximo rendimiento, o bien opera con 18% menos de consumo a igual rendimiento. Intel anunció en junio que 18A-P había entrado en producción de riesgo.
Memoria y entrada/salida: los números
Diamond Rapids viene con memoria de 16 canales, con soporte de hasta 8.000 MT/s en DDR5 y hasta 12.800 MT/s con MRDIMM. Aunque Intel ya había subido las velocidades de memoria con Xeon 6+ Clearwater Forest, ahora se ve soporte de DDR5 rápida en un Xeon de núcleos P, y con expansión a 16 canales: Granite Rapids llegaba como máximo a 12.
| Característica | Granite Rapids | Diamond Rapids (Xeon 7) |
|---|---|---|
| Canales de memoria | 12 | 16 |
| DDR5 máximo | menor | 8.000 MT/s |
| MRDIMM | no destacado | 12.800 MT/s |
| Disposición | núcleos al centro | núcleos en los bordes |
| Interconexión de tejido | EMIB | UCIe-S |
A lo ancho del chip, Intel soporta 128 líneas de PCIe 6.0, CXL 3.0, UPI 3 o alguna combinación de las tres, gracias al subsistema flexible de entrada/salida. También incluye cuatro líneas de PCIe 4.0, ocho en total por CPU, para uso de plataforma. El tejido de entrada/salida incorpora además los complejos de los distintos aceleradores del chip, entre ellos QuickAssist Technology (QAT) e In-Memory Analytics Accelerator (IAA).
En el tejido de memoria se ve el flujo estándar a través de la capa física DDR hacia el controlador de memoria, pero Intel agrega algo propio al final de la cadena: un filtro de espionaje en el troquel. Un filtro de espionaje es un directorio que mantiene la coherencia de caché, y moverlo a la CPU saca de la memoria tanto el almacenamiento del directorio como las tareas de coherencia.
Sobre por qué eligió UCIe-S y no la variante de empaquetado avanzado UCIe-A, Intel explicó que la decisión pasó principalmente por la distancia: UCIe-A requiere múltiples saltos según el trayecto, mientras que UCIe-S entrega acceso uniforme en distancias más largas y permite menores latencias a lo largo de todo el chip. La compañía dijo que UCIe-S ofrecía una "conexión uniforme de baja latencia a todos los concentradores de memoria" que "tenía más sentido para Diamond Rapids".
¿Qué cambia para el software con AVX 10.2 y APX?
Aunque quedó como nota al pie frente a los titulares, las próximas CPU Xeon marcan un hito importante en el camino de Intel con AVX-512 y con sus Advanced Performance Extensions, o APX, descritas como una modernización del conjunto de instrucciones x86. Ambas se anunciaron en 2023 y recién ahora aparecen en un producto.
Diamond Rapids marca el paso a AVX 10.2, soportado tanto en núcleos P como en núcleos E. AVX 10.1 solo funcionaba en núcleos P y sirvió como escalón de transición desde AVX-512, con soporte únicamente para instrucciones vectoriales de 512 bits. AVX 10.2 soporta vectores convergentes de 256 bits, lo que habilita la ejecución en ambos tipos de núcleo.
APX, por su parte, duplica la cantidad de registros de propósito general de 16 a 32, con codificación nueva para los registros 16 al 31. Según Intel, el software verá una mejora de rendimiento al recompilarse con APX, sin cambios en el código fuente. La compañía afirma que APX requiere 10% menos cargas y 20% menos almacenamientos en memoria, e incluye actualizaciones clave de instrucciones como carga y almacenamiento condicionales, con compatibilidad total hacia atrás.
Lo que queda en duda
Entre AVX 10.2, AMX, la comunicación centralizada de memoria y entrada/salida, y el nodo 18A-P, Diamond Rapids trae mucha de la innovación de la que Intel viene hablando hace años. Si es demasiado poco y demasiado tarde es algo que está por verse, considerando los tropiezos alrededor de Granite Rapids.
Dada la explosión de demanda de CPU para cargas agénticas, Intel tiene acá una pieza competitiva que al menos soporta las últimas actualizaciones del conjunto de instrucciones x86 y toma prestados varios puntos de diseño clave de la evolución de AMD con EPYC. La generación que siga a Diamond Rapids, además, reintroducirá SMT en la línea Xeon.
