IBM presentó en el simposio Hot Chips 2026 el primer procesador capaz de ejecutar de forma nativa dos juegos de instrucciones distintos dentro del mismo núcleo: z/Architecture, la arquitectura histórica de sus mainframes, y AArch64, la de ARM. El chip nace de la colaboración entre IBM y Arm anunciada en abril, y apunta a que las empresas unifiquen sus despliegues en vez de mantener servidores ARM o x86 por un lado y mainframes por otro.
La compañía aclara que no se trata de un procesador heterogéneo con núcleos ARM empaquetados junto a los propios. Es un mismo núcleo el que ejecuta ambos repertorios y conmuta entre ellos "en nanosegundos", según IBM. Durante la presentación, la empresa afirmó que cree ser la primera en tratar a los dos juegos de instrucciones como "ciudadanos de primera clase".
¿Cómo convive ARM con el mainframe?
Para sostener las instrucciones AArch64, IBM se apoya en KVM (Kernel-based Virtual Machine) del kernel de Linux, el mismo mecanismo con el que ya ofrece Linux on Z. Las instrucciones estándar de z/Architecture no pasan por KVM. La idea es no sacrificar la fiabilidad del mainframe a cambio de mayor compatibilidad de software: IBM sostiene una disponibilidad de 99,999999%, equivalente a apenas 0,032 segundos de caída al año.
El núcleo implementa en hardware la especificación AArch64 v9.3 con soporte de Scalable Vector Extension (SVE) y cubre 2.792 instrucciones ARM. Según IBM, el software ARM corre sin modificaciones y las máquinas virtuales basadas en esa arquitectura se comportan como si estuvieran sobre silicio ARM nativo, porque en la práctica lo están.
El motivo de fondo es conocido: buena parte del desarrollo actual, sobre todo en inteligencia artificial, se escribe pensando en x86 o ARM y deja al mainframe resolviendo por su cuenta. IBM ha portado software a s390x, pero no lo ve sostenible en el largo plazo.
"Nunca podríamos trabajar con todos ellos", dijo Tina Tarquinio, directora de producto de IBM para IBM Z y LinuxONE, a VentureBeat.
¿Qué cambia frente al Telum II?
El procesador, que previsiblemente equipará a los mainframes z18, es un salto considerable respecto del Telum II que IBM introdujo en 2024, incluso dejando de lado la ejecución de doble arquitectura.
| Especificación | Telum II (2024) | Nuevo procesador dual-ISA |
|---|---|---|
| Núcleos | 8 | 11 |
| Frecuencia | hasta 5,5 GHz | 5,7 GHz de base |
| Nodo de fabricación | no informado | 2 nm |
| L2 privada | 36 MB | 36 MB |
| L3 virtual | menor que la nueva | 432 MB |
| L4 virtual | menor que la nueva | 3,5 GB |
| Juegos de instrucciones | z/Architecture | z/Architecture y AArch64 |
Se mantienen la DPU integrada en el chip y los aceleradores por hardware para cargas de IA, compresión y criptografía, igual que en el Telum II. El grueso del trabajo, más allá de sumar núcleos y subir la frecuencia, ocurrió dentro del propio núcleo. También hay multihilo simultáneo (SMT) disponible para los dos repertorios.
Qué se rediseñó dentro del núcleo
IBM detalló bloque por bloque dónde tuvo que meter mano para admitir AArch64:
- Predicción de saltos: se reutiliza el diseño del Telum II sin cambios.
- Motor de búsqueda de instrucciones: usa etiquetas de caché virtuales para traer datos rápido y evitar el costo de la traducción.
- Decodificación: IBM construyó herramientas de automatización que consumen el XML de ARM para entender cómo mover las instrucciones por el núcleo. Es, según la compañía, la mayor expansión de silicio del diseño.
- Despacho: se reutilizó el renombrado de registros de propósito general en los registros bancarizados 16 a 31.
- Unidades aritméticas y de carga/almacenamiento: buena parte del flujo de datos es compartido ("una suma es una suma", según IBM), pero se agregaron estructuras nuevas para SVE y tipos como FP16. Hubo además reutilizaciones poco evidentes del CISC existente, como las operaciones de copia y borrado de memoria.
- Motor de traducción: reutiliza el TLB, aunque con un recorrido de tablas de páginas nuevo.
Un acelerador de IA que salta a HBM3e
Junto al procesador, IBM adelantó su próximo acelerador de inteligencia artificial, sucesor del actual Spyre. Llega con 16 núcleos y optimizaciones para formatos de datos más recientes, incluidos FP4 y MXFP4.
El cambio de fondo está en la memoria: IBM abandona LPDDR5 y pasa a HBM3e, con menor capacidad pero mucho más ancho de banda. Cada acelerador monta 96 GB de HBM3e y alcanza hasta 4 TB/s, veinte veces lo que la compañía lograba con LPDDR5.
¿Cuándo llega a producción?
IBM renueva sus mainframes cada dos años y medio a tres, y presentó los z17 en 2024, también en Hot Chips. Es razonable esperar un calendario parecido para esta generación. En infraestructura de este tipo, sin embargo, el despliegue real depende del ritmo de cada institución: los mainframes siguen siendo la base del movimiento de datos crítico en bancos, aseguradoras y organismos de gobierno, y esos clientes no migran por moda.
Vale la pena mirar el gesto completo. Con un núcleo capaz de correr binarios ARM sin recompilar, IBM deja de pedirle al ecosistema que se acuerde del mainframe y se acerca ella al ecosistema. Es la diferencia entre portar software una y otra vez, o ejecutarlo tal como está.
