Ingenieros de Intel publicaron en la lista de correo del GCC los primeros parches para habilitar las AI Compute Extensions (ACE) en el compilador. Es el primer movimiento visible de una historia más larga: ACE es la extensión x86 definida en conjunto por Intel y AMD dentro del x86 Ecosystem Advisory Group para modernizar la multiplicación de matrices sobre CPU.

La especificación ACE es, en la práctica, la sucesora de Intel Advanced Matrix Extensions (AMX), con la diferencia clave de que esta vez el diseño nace cross-vendor: AMD no tiene que jugar defensa, y los dos grandes proveedores de x86 pueden ofrecer un ISA común para machine learning en CPU sin fragmentar el ecosistema.

¿Qué define ACEv1 y por qué reemplaza a AMX?

A mediados de junio el x86 Ecosystem Advisory Group publicó la versión ACEv1, que introduce primitivas de multiplicación de matrices para complementar a Advanced Vector Extensions (AVX) y al código escalar con capacidades enfocadas en IA/ML. En sus propias palabras:

"Las extensiones ACE definen primitivas de multiplicación de matrices que amplían AVX y el código escalar con capacidades nuevas, incluyendo: registros de estado ACE, incluidos registros tile y block scale; operaciones de procesamiento de datos que consumen entrada de registros AVX y operan sobre el estado del registro tile; operaciones de movimiento de datos entre el estado ACE y los registros AVX; y estado y operaciones para gestión del sistema. ACE provee integración estrecha entre vectores AVX y registros tile ACE, combinando alta densidad de procesamiento por tile con las capacidades completas de procesamiento de datos de AVX."

En criollo: ACE mete registros tile y registros de block scale, define cómo moverse entre AVX y los tiles, y suma operaciones para que el sistema operativo maneje ese estado nuevo en context switches y ahorros de energía. Es exactamente el tipo de tejido de bajo nivel que Intel había esbozado con AMX pero que quedaba limitado a Xeon Sapphire Rapids y sucesores.

¿Qué agregan los parches iniciales al GCC?

Los patches enviados este miércoles preparan el terreno para futuros procesadores con soporte ACE. La enablement se apoya en dos piezas ya presentes en el compilador: el código de AMX-TILE (con el que Intel ya había habilitado sus tile registers) y elementos de AVX-512. Reutilizar esa base acelera el bring-up y evita reescribir infraestructura de generación de código y schedulers.

Quien quiera revisar el estado de arte puede seguir la conversación en la lista gcc-patches. La expectativa razonable es que este soporte inicial de ACEv1 alcance el ciclo estable de GCC 17 el próximo año, lo que dejaría el compilador de referencia listo antes de que Intel y AMD saquen silicio con la nueva ISA activa.

¿Qué mueve para el ecosistema de IA sobre CPU?

Para los desarrolladores de infraestructura, la señal es doble:

  • Portabilidad real entre Intel y AMD para código que multiplica matrices en CPU: los frameworks (PyTorch, ONNX Runtime, llama.cpp) podrán apoyarse en un solo ISA en lugar de forkear caminos AMX vs. rutinas AVX-512.
  • Sin dependencia de GPU para workloads de inferencia moderados: ACE sube el techo de lo que se puede hacer con vectorización avanzada en CPU antes de tener que traer una tarjeta dedicada.

Para el ecosistema LatAm y chileno, donde muchos deployments corren sobre servidores x86 comunes sin GPU dedicada, este tipo de instrucción amplía la ventana de vida útil de servidores existentes: ejecutar inferencia de modelos abiertos moderados directamente sobre CPU deja de ser un ejercicio marginal en cuanto tanto el compilador (GCC) como el silicio se sincronicen con la spec.