Arm entregó en Hot Chips 2026 el nivel de detalle que faltaba cuando presentó AGI, su procesador de centro de datos para servidores de inteligencia artificial. La compañía confirmó que el diseño funciona según lo planeado, publicó las configuraciones previstas y sostuvo que los envíos comerciales siguen en carrera, con inicio a fines de 2026.
¿Qué lleva exactamente el chip AGI de Arm?
AGI es un procesador de dos chiplets que se ofrecerá en versiones de 64, 128 o 136 núcleos Neoverse V3, con frecuencias de entre 2,80 GHz y 3,70 GHz. Cada núcleo incorpora dos motores vectoriales de 128 bits y 2 MB de caché L2, y el conjunto alcanza hasta 272 MB de caché de sistema. El frontend es de diez vías, igual que el despacho, con retiro de ocho vías y una ventana de ejecución fuera de orden de más de 384 entradas.
Cada chiplet CSS V3 concentra 50 mil millones de transistores y 70 núcleos V3 físicos, un subsistema de memoria de seis canales que admite hasta 3 TB de DDR5-8800 (6 TB por zócalo) y se comunica con su gemelo mediante 16 macros UCIe de 16 carriles a 32 GT/s, con un ancho de banda agregado de 2 TB/s.
En entrada y salida, AGI ofrece 96 líneas PCIe 6.0 con el protocolo CXL 3.0 por encima para expansión de memoria, cuatro líneas PCIe 4.0 e interfaces I3C, I2C y SPI. El consumo de diseño térmico declarado es de 300 vatios.
Un dato que Arm recién reveló en la conferencia: cada chiplet contiene 70 núcleos físicos, pero el producto expone como máximo 136. Los cuatro núcleos sobrantes son redundantes y existen para mejorar el rendimiento de fabricación de las obleas.
Una decisión de diseño a contracorriente
A primera vista AGI no se distingue tanto de las propuestas de AMD, Intel o NVIDIA: muchos núcleos, caché abundante, un subsistema de memoria potente y decenas de líneas PCIe con CXL. La diferencia está en cómo se reparte el silicio.
Arm optó por dos chiplets SoC en buena medida autocontenidos, fabricados en la tecnología N3P de TSMC, que ubican cómputo y entrada/salida en el mismo dado. Es lo contrario de los diseños heterogéneos de sus competidores, que separan los chiplets de cómputo de un dado de entrada/salida central.
| Aspecto | Arm AGI | AMD EPYC, Intel Xeon, NVIDIA |
|---|---|---|
| Organización | dos chiplets SoC autocontenidos | chiplets heterogéneos |
| Controlador de memoria | dentro de cada chiplet de cómputo | en un dado de E/S central |
| Prioridad de la optimización | latencia y ancho de banda por núcleo | densidad de cómputo, modularidad, fabricación |
La razón de fondo es la latencia. Como el tráfico de memoria de AGI no tiene que viajar hasta otro chiplet donde vive el controlador, Arm declara menos de 100 nanosegundos de latencia de DRAM y hasta 844,8 GB/s de ancho de banda con DDR5-8800, un tipo de memoria que todavía no llega al mercado. Eso favorece las cargas sensibles a la latencia, incluidas varias de las tareas de un solo hilo y buena parte del trabajo agéntico.
Cada chiplet usa una malla CMN-S3 de 8 por 9 para conectar núcleos, memoria, entrada/salida y aceleradores, con 128 MB de caché de sistema distribuida, filtrado de snoop y un bloque llamado Super Home Node que ordena el tráfico interno. Esa malla no se queda dentro del dado: Arm la diseñó para extender la coherencia más allá del chiplet y del zócalo, un planteamiento más cercano a la malla bidimensional de Xeon que a la arquitectura de EPYC.
Un subsistema de memoria con oficio
Arm posiciona AGI sobre todo para servidores de IA y, en particular, para sistemas agénticos, donde el rendimiento de memoria pesa mucho. El subsistema NUMA coherente reúne dos bloques DDR5 de seis canales, uno en cada chiplet. Si un núcleo necesita memoria conectada al otro chiplet, la solicitud cruza el enlace coherente, aunque pague latencia por hacerlo.
Los controladores DDR5 admiten planificación de comandos totalmente fuera de orden, mapeo de direcciones optimizado para paralelismo de bancos y políticas de página programables, además de mecanismos anti-inanición para sostener un servicio predecible bajo carga. Arm suma control de ancho de banda con MPAM, priorización de tráfico por calidad de servicio y realimentación de congestión.
En fiabilidad, el paquete incluye corrección de fallo de un dispositivo DRAM completo con protección de clase Chipkill, barrido de memoria, mitigación de row hammer, soporte de reparación, inyección de errores y registro de fallas.
Las cuentas que Arm no hizo
Con tanto detalle publicado, queda una pregunta abierta: cuánto rinde. Arm no ha entregado resultados en pruebas convencionales como SPEC CPU2017 o SPECrate, ni comparaciones directas zócalo contra zócalo frente a los AMD EPYC e Intel Xeon actuales en cargas reales de servidor.
La única afirmación de rendimiento es "el doble de rendimiento por rack frente a las plataformas x86 más recientes", y está basada en estimaciones. Medir por rack, siguiendo la costumbre que instaló NVIDIA, es una forma poco habitual de evaluar procesadores.
Un par de divisiones ayudan a dimensionar la propuesta mientras no haya cifras independientes. Los 300 vatios declarados repartidos entre 136 núcleos dan unos 2,2 vatios por núcleo, y los 844,8 GB/s de ancho de banda máximo equivalen a unos 6,2 GB/s por núcleo en la configuración completa. Ese segundo número es el que Arm quiere maximizar, y explica por qué sacrificó densidad de cómputo y facilidad de fabricación a cambio de dejar el controlador de memoria pegado a los núcleos.
