Efinix presentó la familia Titanium Edge FPGA, diseñada para aplicaciones de IA de borde y visión artificial de bajo consumo. Basada en la arquitectura Titanium de la compañía, la nueva familia introduce menor consumo estático, entrada/salida MIPI configurable a 2,5 Gbps, corrección integrada de fallos por evento único (SEU) y variantes System-in-Package (SiP) que integran flash SPI y HyperRAM para sistemas compactos.
La familia inicial incluye los dispositivos Ti125, Ti40, Ti70 y Ti95, con entre 39.000 y 123.000 elementos lógicos aproximadamente, pensados para IA embebida, visión artificial, robótica, sistemas médicos y otras aplicaciones. Frente al Titanium Ti375 de gama alta y la familia Topaz de bajo costo, los nuevos dispositivos apuntan a cerca de un 50% menos de consumo estático, conservando la arquitectura Quantum de la compañía.
¿Qué integra el Ti125 y su variante SiP?
Especificaciones del Efinix Titanium Edge Ti125 y Ti125 SiP:
- Tejido FPGA: arquitectura Efinix Quantum, hasta 122.792 elementos lógicos (109.440 celdas XLR) y 288 bloques DSP.
- Memoria embebida: 5,9 Mbit de SRAM.
- Memoria: flash SPI integrada y 512 Mbit de HyperRAM (solo en el Ti125 SiP).
- E/S: hasta 36 pines HVIO, 62 HSIO y 84 HSIO2; MIPI CSI/DSI de hasta 2,5 Gbps; soporte DDR3L de hasta 1.333 Mbps.
- Reloj: hasta 7 PLL y 32 redes globales de reloj y control.
- Fiabilidad: detección y corrección de SEU por hardware.
- Seguridad (opcional): criptografía poscuántica ML-DSA-65 (CRYSTALS-Dilithium), además de AES-256-GCM, RSA-4096, EC-DSA-384, PUF y TRNG.
- Encapsulados: Ti125 en FBGA de 225 bolas (10×10 mm); Ti125 SiP en FBGA de 225 bolas (8×8 mm).
- Proceso de fabricación: 16 nm de TSMC.
El Ti125 SiP integra la FPGA, 512 Mbit de HyperRAM y la flash de arranque SPI en un solo encapsulado, reduciendo la huella en la placa hasta en un 60% frente a una implementación con componentes discretos.
¿Cuándo llegan el resto de los modelos?
Los demás dispositivos, el Ti95, Ti70 y Ti40, ofrecen entre 38.925 y 93.200 elementos lógicos para distintos requisitos de rendimiento. El Ti95 ya está en muestreo, mientras que el Ti70 y el Ti40 están programados para el cuarto trimestre de 2026. Efinix también planea una variante Ti70 SiP con 256 Mbit de HyperRAM integrada y flash de arranque SPI.
El soporte de software de la familia Titanium Edge se entrega a través del IDE Efinity. La última versión (v2026.1) añadió soporte dedicado para los dispositivos Ti125 y Ti95, con un flujo completo de RTL a bitstream. Incluye mejoras en el rendimiento MIPI (hasta 2,5 Gbps), interfaces HSIO2 de menor consumo y tiempos de compilación más rápidos. Para diseñadores de placas a medida, Efinix ofrece planillas de pinout junto con las guías de interfaces y primitivas Quantum Titanium actualizadas.
La familia incluye además un motor por hardware de detección y corrección de SEU que protege la configuración de la FPGA frente a errores de bits inducidos por radiación, lo que la hace apta para entornos hostiles.
El Ti125 y el Ti95 están en muestreo (la información sobre el Ti95 es limitada), mientras que el muestreo del Ti125 SiP está previsto para agosto de 2026. Las variantes con seguridad de ambos dispositivos llegarían en el cuarto trimestre de 2026. El precio aún no se ha anunciado; hay más información en la página del producto y en el comunicado de prensa.
¿Por qué importa para diseñadores en LatAm?
Una FPGA que integra memoria en el encapsulado y recorta 60% de área en placa baja la barrera para talleres y startups de hardware de la región, donde el ruteo de HyperRAM discreta y el costo de fabricar placas de muchas capas suelen ser el cuello de botella. La corrección de SEU también abre la puerta a proyectos de electrónica para minería de altura o aplicaciones satelitales, dos nichos con demanda real en Chile.
