Huawei anunció esta semana que tendrá en marcha un proceso de densidad equivalente a 1,4 nanómetros para 2031, apenas tres años detrás de TSMC, y todo eso sin usar litografía EUV, a la que la empresa china no tiene acceso por las restricciones de exportación estadounidenses.
El anuncio lo hizo He Tingbo, presidenta de semiconductores de Huawei, en una conferencia titulada "New Semiconductor Path in Practice" durante el simposio internacional IEEE ISCAS 2026 realizado en Shanghai. En su charla presentó una técnica que la empresa llama Logic Folding, que apunta a reducir la longitud de la circuitería interna y, con eso, recortar la latencia y mejorar el desempeño.
La Tau Scaling Law: escalar el tiempo, no la geometría
El marco conceptual que sostiene esa hoja de ruta lo llaman Tau Scaling Law (Ley de Escalamiento τ). La idea es reemplazar el escalamiento geométrico clásico, el que dio origen a la Ley de Moore y a la carrera por nodos cada vez más pequeños, por un escalamiento basado en el tiempo (τ) de propagación de señal como principio guía para la evolución conjunta de semiconductores y sistemas electrónicos.
"Creemos que la apertura y la colaboración son claves para impulsar el progreso continuo de la industria de semiconductores", dijo He. "Ninguna empresa puede encontrar por sí sola todas las respuestas en el camino de la evolución de los semiconductores. Con la Tau Scaling Law esperamos trabajar de cerca con científicos, ingenieros y socios de la industria para impulsar el desarrollo sostenible de la industria de semiconductores y electrónica."
Sobre ese principio, técnicas innovadoras como LogicFolding se pueden usar para comprimir continuamente el retardo de propagación de señal y, junto con un aumento sostenido de la densidad de transistores, impulsar la evolución conjunta de chips y sistemas. Huawei afirmó que ha diseñado y producido en masa 381 chips en los últimos seis años basándose en la Tau Scaling Law, para aplicaciones que van desde smartphones hasta computación.
Optimización en cuatro niveles
Huawei describió un mecanismo de cooptimización en cuatro niveles que abarca dispositivos, circuitos, chips y sistemas, todos pensados para reducir sistemáticamente la constante de tiempo τ:
- A nivel de dispositivo: optimizar la resistencia y capacitancia parásita de transistores e interconexiones para minimizar el τ a nivel físico.
- A nivel de circuito: adoptar la arquitectura LogicFolding para romper los límites físicos de los layouts tradicionales, acortando significativamente los caminos críticos de cableado y reduciendo la carga resistiva-capacitiva de la propagación de señal.
- A nivel de chip: usar un diseño coordinado de software, arquitectura y silicio para lograr control fino, guiado por la carga de trabajo, sobre los flujos de instrucciones y datos. Eso busca mejorar el paralelismo a nivel sistema y reducir el tiempo de ejecución end-to-end.
- A nivel de sistema: redefinir los protocolos de interconexión con UnifiedBus para lograr direccionamiento de memoria unificado y semántica de memoria nativa para los SuperPoDs, lo que reduce de forma marcada la latencia de comunicaciones.
Primer chip con LogicFolding: Kirin en otoño 2026
Los chips Kirin programados para lanzamiento en el otoño boreal de 2026 serán los primeros en adoptar la arquitectura LogicFolding, que según Huawei mejorará considerablemente el rendimiento de los chips. Es decir, el primer despliegue comercial de la nueva filosofía llegará a smartphones antes de mostrar resultados en chips de centros de datos.
Hacia 2031, Huawei proyecta que los chips de gama alta diseñados bajo la Tau Scaling Law tendrán una densidad de transistores equivalente a procesos de 14 Å, o 1,4 nm.
Contexto: hacer densidad sin EUV
La declaración tiene peso geopolítico antes que técnico. Estados Unidos prohibió a ASML exportar máquinas EUV a China en 2019, y desde entonces empresas como SMIC y Huawei vienen empujando los límites de la litografía DUV (Deep Ultraviolet) con multipatterning para fabricar nodos cada vez más densos a costa de mayores costos y peores rendimientos. Que Huawei afirme alcanzar densidad equivalente a 1,4 nm en 2031 sin EUV implica un giro de estrategia: si la geometría tope no se puede achicar más, la densidad efectiva se consigue por la vía del diseño de circuito y el empaquetamiento del sistema.
A modo de comparación, TSMC planifica producción comercial de su nodo N1.4 hacia 2028. Tres años de desfase es la cifra que reivindica Huawei. Si se cumple esa promesa y a qué costo (rendimiento real, costo por wafer, consumo energético) es lo que la industria seguirá viendo.
