Imec, el centro de investigación en microelectrónica con sede en Bélgica, publicó la actualización 2026 de su hoja de ruta de fabricación de chips y confirmó lo que la industria venía sospechando hace un par de años: el escalamiento clásico se acabó, y a partir del nodo A10 la densidad va a depender de apilar transistores en vertical, no de encogerlos horizontalmente.

El roadmap detalla las próximas cinco generaciones de nodos: A14 en 2028, A10 en 2030-2031, A7 en 2033, A5 en 2035-2036 y A3 (equivalente a 0,3 nm) por 2038. Detrás del ejercicio están las decisiones que TSMC, Intel, Samsung, NVIDIA, AMD y ASML tendrán que tomar en la próxima década.

¿Qué es un nodo A14 y cuándo aparece?

Actualmente la industria está en la "era N2", con un contact poly pitch (CPP) cercano a 48 nm, altura de celda de 132 nm y 6 pistas de metal. TSMC N3 declara 45 nm de CPP; el 18A de Intel llega con 50 nm de CPP y celdas de 160 nm (alta densidad) o 190 nm (alto rendimiento).

El paso siguiente, A14, aterrizará en 2028. TSMC arranca su manufactura de alto volumen a fines de 2028, con ramp real en 2029. Intel programa 14A para la misma ventana. Imec proyecta que A14 baja el CPP a 45 nm, la altura de celda a 115 nm y usa 5,5 pistas.

En A14 también entran las herramientas High-NA EUV, alineadas con la hoja de ruta de Intel pero no con la de TSMC, que todavía sostiene que puede llegar sin ellas.

¿Por qué el CPP se congela después de A10?

En A10 (esperado hacia 2030-2031), imec proyecta un CPP de 42 nm y altura de celda de 98 nm. A partir de ahí, el CPP no vuelve a bajar hasta A3. Todos los saltos de densidad entre A7 y A5 vienen de otra parte: la altura de la celda cae de 80 nm en A7 a 64 nm en A5, y las pistas pasan de 4,5 a 4.

"Por supuesto, vamos a extender nuestra hoja de ruta lógica a la próxima generación después de N2", dijo Julien Ryckaert, vicepresidente de I+D en imec. "Como saben, en dos nanómetros ya saltamos a un nuevo paradigma de dispositivos con la era del nanosheet, y eso nos va a llevar profundo en el nodo Angstrom".

CFET: el nuevo transistor que apila n y p en vertical

El punto de quiebre del roadmap es A7, en 2033. Aunque el CPP no cambia respecto a A10, imec propone reemplazar la arquitectura nanosheet convencional por CFET (Complementary FET). El CFET rompe con décadas de tradición: en vez de poner los transistores tipo n y tipo p uno al lado del otro en el mismo plano, los apila verticalmente. Es una tercera dimensión introducida en el escalamiento.

"Al entrar en A7, la séptima generación Angstrom, que es la cuarta del nanosheet, vemos cada vez más desafíos para escalar la tecnología convencional", dijo Ryckaert. "Existe un candidato que ya habíamos mencionado en presentaciones previas: el CFET podría emerger como la solución para la próxima era de transistores".

Con CFET, imec considera obligatorio el uso de backside power delivery network (BSPDN). Es decir, entregar la energía por atrás del wafer, no por el mismo lado que las señales lógicas.

A3 en 2038: Hyper-NA EUV y CFET secuencial

La última entrada del roadmap es A3, previsto para 2038, con CPP de 39 nm y altura de celda de 50 nm. Ahí imec proyecta implementaciones secuenciales de CFET y, eventualmente, estructuras CFET unidas por bonding, que llevan al máximo la integración vertical.

Para llegar a esos números, imec pronostica que se necesitarán scanners de Hyper-NA EUV Lithography, una generación posterior a la High-NA que empieza a insertarse en A14.

Moore's Law redefinida: mide la celda, no el gate

El detalle más provocador del documento es que redefine cómo mirar Moore's Law. Tradicionalmente la industria contó cuántos transistores caben en un chip de tamaño fijo. El roadmap de imec deja el CPP clavado en 42 nm entre A10 y A5, lo que equivale a admitir que el escalamiento tradicional del transistor perdió su motor histórico.

La métrica útil para la próxima década es el logic cell area: altura de celda por CPP. Con celdas de 6 pistas en N2 pasando a 3 pistas en A3, la densidad efectiva sigue creciendo, aunque no porque el transistor se achique al mismo ritmo, sino porque el bloque lógico ocupa menos espacio.

HLSI: el nuevo VLSI de los próximos años

Imec bautiza a este cambio como Heterogeneous Large-Scale Integration (HLSI): en lugar de mejorar chips a base de sumar transistores más chicos, la industria va a combinar en un mismo compute platform memoria, lógica, entrega de energía y óptica de entrada/salida, todo con packaging 3D y 2.5D.

"A medida que nos adentremos más en arquitecturas guiadas por IA, tendremos que redoblar la apuesta por la heterogeneidad que ofrece la tecnología, y esto probablemente va a mover el paradigma de VLSI a HLSI", dijo Ryckaert.

El framework que acompaña la propuesta es XTCO (Cross-Technology Co-Optimization): un método para diseñar lógica, memoria, interconexión, entrega de energía, enfriamiento y packaging como un sistema único, con métricas conjuntas de densidad, eficiencia energética, comportamiento térmico y capacidad de memoria.

El cuello de botella de la próxima década: energía y calor

Con paquetes de múltiples chiplets consumiendo kilowatts, la entrega de energía se vuelve un cuello de botella crítico. Intel, Samsung y TSMC ya están montando BSPDN e integrated voltage regulators (IVR). Imec anticipa que las etapas de conversión de energía van a migrar desde los racks hacia el mismo package.

El calor no viene fácil: el 3D stacking y los CFET aumentan la densidad térmica, la resistencia térmica sube, y los hotspots locales empeoran. Los futuros compute platforms van a depender de enfriamiento avanzado, sensores térmicos finos y optimización térmica a nivel de sistema.

"Al final del día, lo que necesitamos lograr es un costo de energía reducido para mover datos. Tenemos que mejorar el TDP para una mejor gestión térmica", cerró Ryckaert. "Tenemos que mejorar la eficiencia de la entrega de energía y, obviamente, aumentar la densidad de cómputo para mejorar la funcionalidad".