Cognichip lanzó en septiembre Artificial Chip Intelligence (ACI), una familia de modelos de IA propios entrenados para ingeniería de semiconductores. La empresa dice que ACI usa "el set de entrenamiento más grande de la industria" en física de semiconductores y principios de diseño de chips. Su director de producto, Stelios Diamantidis, explicó en una entrevista con Tom's Hardware Premium cómo funciona la plataforma y cuánto acorta el diseño.

ACI se suma a una línea de herramientas de diseño electrónico (EDA) asistidas por IA, como Cadence Maestro. Su versión desplegable es ACI Enterprise, que combina los modelos especializados con flujos agénticos, memoria de proyecto e infraestructura de cómputo para inferencia.

Cognichip describe el sistema como un volante que aprende solo. Es un entorno de diseño que reúne la especificación, el RTL (el nivel de transferencia entre registros, donde se describe la lógica del chip) y los resultados de verificación para llegar a un diseño que cumpla sus metas de potencia, rendimiento y área (PPA) hasta el límite de Pareto.

"Superamos, creo, los diez millones de muestras de entrenamiento en nuestros sets de datos, que son cosas que diseñamos nosotros directamente o que se generaron con nuestra tecnología sintética", dijo Diamantidis. "Inventamos nuevas formas de crear muestras sintéticas de entrenamiento para diseño de semiconductores. Y algo muy importante, ahora que tenemos todas estas muestras de datos, muestras caracterizadas, también tuvimos que inventar modelos nuevos para capturar los datos, y tuvimos que inventar nuevos flujos de entrenamiento para poder llevar los datos de entrenamiento a los modelos".

¿Qué hace ACI dentro del diseño?

Según Cognichip, ACI analiza especificaciones, explora alternativas de microarquitectura, genera RTL, verifica los diseños, detecta y corrige problemas funcionales y optimiza para cumplir las metas de PPA. También integra bloques de propiedad intelectual (IP) existentes y produce implementaciones para FPGA. La idea es que los ingenieros se ocupen de los requisitos del producto y de las decisiones de arquitectura, y que ACI haga buena parte de la implementación lógica y la verificación.

"Construir la especificación, construir el RTL, estimar el PPA, hacer optimizaciones, correr la verificación, todo", dijo Diamantidis al explicar que ACI puede desarrollar y evaluar varias arquitecturas antes de que los ingenieros elijan una. "No intentamos convertir al diseñador en un motor de verificación. Nuestro sistema se verifica solo, así que queremos que el diseñador diseñe, y que nuestro sistema no solo haga las tareas, sino que además las verifique".

Como todo el flujo está conectado, Cognichip dice que los ingenieros pueden volver sobre decisiones de arquitectura ya tomadas y modificar el diseño sin partir de cero.

"La arquitectura, la microarquitectura y el RTL, todas las abstracciones del sistema cognitivo están alineadas, así que un cambio en la microarquitectura se refleja automáticamente en el RTL, y al revés", explicó Diamantidis. "Los cambios en el RTL se reflejan automáticamente en la microarquitectura".

Diez días contra veinte semanas

La empresa dice haber participado en más de 40 proyectos con clientes, entre ellos Renesas y SiTime. Esos trabajos van desde microcontroladores y motores de cifrado hasta procesadores de red, CPU RISC-V y aceleradores de IA.

Para mostrar lo que hace ACI, Cognichip cita una evaluación con una empresa de semiconductores sin fábrica propia, que no nombra. El cliente entregó una especificación de microarquitectura de 55 páginas. Con ella, ACI exploró opciones de arquitectura, desarrolló el RTL desde cero e integró middleware y otros componentes. El sistema también generó los testbenches en SystemVerilog, corrió las simulaciones, encontró y corrigió errores y cerró la verificación funcional con más de 90% de cobertura UVM, según la empresa.

De acuerdo con Cognichip, el proceso completo tomó 10 días y un solo ingeniero. Con métodos convencionales, el mismo trabajo habría requerido un equipo completo de diseño front-end y unas 20 semanas.

Tom's Hardware anota tres salvedades importantes:

  • El cliente ya traía una especificación detallada de 55 páginas, así que la plataforma no partió de una hoja en blanco.
  • Cognichip no reveló la complejidad del diseño, lo que impide medir cuánto trabajo se hizo de verdad.
  • La aceleración corresponde a la ingeniería front-end y no al desarrollo completo del chip, que también incluye la implementación física, el tape-out, la fabricación y la validación del silicio.

Lo que ACI no hace

Hay una gran distancia entre un RTL funcional y verificado y un diseño listo para fabricar. ACI desarrolla microarquitecturas, genera RTL y optimiza para PPA, pero no hace la implementación física. El floorplanning, la colocación y el ruteo, la síntesis del árbol de reloj, la verificación física y el signoff siguen necesitando las herramientas EDA tradicionales de Cadence, Synopsys y Siemens EDA.

"Hoy no hacemos implementación física", dijo Diamantidis. "Así que el place and route se hace fuera de nuestro sistema".

La diferencia importa porque una arquitectura que cumple sus metas estimadas de PPA puede no cumplirlas después de la implementación física. Tom's Hardware pone un ejemplo. Un diseño pensado para correr a 1 GHz con 15 W podría quedar en 800 MHz con 20 W una vez que se suman los retardos de interconexión, la distribución del reloj, los buffers, la congestión y otros efectos físicos. Corregir eso puede obligar a cambiar el RTL o incluso partes de la arquitectura, y luego repetir la verificación y la implementación física. Esas vueltas pueden costar semanas o meses.

"Ese ciclo es muy caro en tiempo", dijo Diamantidis. "Porque estás cruzando fronteras de diseño, y estás corriendo procesos muy largos y todo eso".

¿Cómo predice el resultado físico?

Cognichip asegura que ACI reduce esas vueltas porque predice las consecuencias físicas de cada decisión de arquitectura antes de implementarla. Según Diamantidis, los modelos se entrenaron con diseños desarrollados y caracterizados por la propia empresa, lo que les permite estimar el PPA y detectar compromisos durante el diseño front-end.

"Entrenamos modelos con visibilidad completa de la pila física, para que puedan predecir el PPA durante la fase de diseño front-end", dijo. "Podemos identificar esos compromisos antes de pasar a la implementación física".

Diamantidis dio un ejemplo hipotético. ACI podría recomendar reemplazar dos FIFO independientes por una sola FIFO multiplexada en el tiempo, para bajar el consumo a costa de rendimiento.

"Si quieres ahorrar energía acá a costa de un 10% de frecuencia, toma esas dos FIFO que tienes para dos tareas distintas, júntalas, haz una sola FIFO y multiplexa en el tiempo las dos funciones sobre esa FIFO", explicó.

La empresa dice que ACI estima tanto el efecto inmediato de un cambio así en el PPA como su impacto en la implementación física.

"Estos compromisos se vuelven visibles ahora porque podemos decirle al diseñador, prácticamente en tiempo real, cuál va a ser el impacto en las parásitas y en la congestión aguas abajo, y en todos esos efectos".

El objetivo es resolver los problemas de arquitectura antes de que el RTL llegue a los ingenieros de diseño físico, en vez de esperar sus resultados y corregir después.

"Esperamos que no haya vueltas atrás hacia el diseñador del tipo 'hagamos esto de nuevo porque no cumplimos esta meta o porque tuvimos problemas de congestión'", dijo Diamantidis.

Un error de 10% contra uno de hasta 100%

Todo depende de qué tan buenas sean esas predicciones. Cognichip afirma que sus modelos predicen ciertas características de PPA con un error cercano al 10% frente a los resultados de las herramientas EDA tradicionales en la etapa previa al ruteo.

La empresa probó su tecnología con 1.200 diseños de código abierto y comparó sus predicciones con las de modelos de IA de uso general, entre ellos Claude Opus de Anthropic y Gemini de Google. Según Diamantidis, los modelos generales tuvieron errores de entre 50% y 100%, según la métrica, mientras que los de Cognichip los bajaron a alrededor de 10%.

Diamantidis dijo que a los modelos de uso general les va mal en esa tarea. "No les va bien cuando se trata de predecir retardos", agregó. "Así que nosotros lo bajamos a menos de 10%. Y digo 10% porque, piénsalo, lo estamos corriendo en el RTL. No tenemos casi nada de información física, ¿cierto?".

Hay un matiz importante. La precisión que informa Cognichip se mide contra resultados previos al ruteo y no contra los finales. El ruteo real agrega parásitas de interconexión y de alimentación, además de otros efectos físicos que alteran los tiempos y el consumo. O sea, un error de predicción de 10% no garantiza que un diseño hecho con ACI cumpla sus metas de PPA después de la implementación física y el signoff.

¿Funciona con cualquier nodo de fabricación?

Otra pregunta abierta es con qué arquitecturas y tecnologías de fabricación ACI logra esa precisión. Cognichip dice que sus modelos incorporan física de semiconductores y consideran las características de cada proceso, pero no informó qué nodos de qué fundiciones soporta ni cómo cambia la precisión entre ellos.

Diamantidis explicó que algunas decisiones de arquitectura casi no dependen de la tecnología de fabricación y que otras dependen cada vez más del nodo a medida que avanza el desarrollo. Para explicarlo, propuso pensar el desarrollo de un chip como un árbol.

"En la parte de arriba del árbol hay decisiones que no son realmente específicas de una fundición, están más cerca de la microarquitectura", dijo. "Después, claro, a medida que bajas por el árbol, en algún punto te ramificas, porque la decisión puede apuntar al nodo A de TSMC o al nodo B de TSMC, y eso da predicciones distintas. Pero hay un tronco grande de decisiones que no tienen que ver con el nodo y tienen más que ver con la arquitectura y con cómo se implementa. Lo que intentamos es pensar en todo ese árbol y darles mucha retroalimentación a los diseñadores, sobre todo en un modo independiente del nodo, y luego, claro, en algún momento tenemos que empezar a considerar el nodo".

Esa distinción pesa mucho en las CPU, GPU y aceleradores de IA complejos, donde las restricciones físicas condicionan buena parte de la arquitectura. Cognichip no dice que ACI tenga que desarrollar esos procesadores como un diseño monolítico. Según la empresa, su tecnología trabaja con bloques de IP y subsistemas individuales que los ingenieros integran después en chips más grandes, y esa integración tiene sus propias dificultades.