El hybrid bonding, la técnica de unión directa cobre con cobre que reemplaza los microbumps de soldadura en los apilamientos de chips 3D, ya está en producción de alto volumen en chips lógicos y acaba de ser postergada para su uso en memoria.
TSMC escaló el paso de unión de su plataforma SoIC de 9 a 6 micrones y trazó una ruta hacia 4,5 micrones para 2029. Intel comenzó a despachar su implementación Foveros Direct en el procesador de servidor Clearwater Forest durante el primer semestre de 2026, y AMD usa la tecnología en volumen desde las primeras piezas con 3D V-Cache. Sin embargo, una decisión de JEDEC a comienzos de este año, que elevó el límite de altura de los apilamientos HBM, permite que la HBM4 se quede con la tecnología de microbumps, menos sofisticada y más económica.
¿Cómo funciona la unión directa de cobre?
La técnica consiste en pulir dos chips hasta dejarlos planos y luego unir sus contactos de cobre y el dieléctrico circundante de forma directa, con calor y presión, sin ninguna soldadura entre medio. Como no hay una esfera de soldadura que pueda colapsar, las conexiones se pueden empaquetar mucho más apretadas.
AMD ha citado cerca de 15 veces la densidad de interconexión del apilamiento convencional 2.5D con microbumps, y las cifras presentadas en el simposio tecnológico 2026 de TSMC ubican la unión híbrida cara a cara en torno a 14.000 señales por milímetro cuadrado, frente a unas 1.500 del apilamiento cara a dorso con vías a través del silicio.
Los microbumps corrieron históricamente con pasos cercanos a los 40 micrones, ajustándose hacia los 10 en la memoria más reciente. El hybrid bonding empieza justo donde terminan los microbumps y sigue escalando: el borde de la tecnología está hoy en 6 micrones, con generaciones de 4,5 y 3 micrones en desarrollo y pasos submicrométricos demostrados en investigación.
La dificultad está en la física de las superficies. El dieléctrico se adhiere por contacto gracias a las fuerzas de Van der Waals, así que la superficie pulida no puede variar más de unos 0,2 nanómetros, y los contactos de cobre deben quedar unos pocos nanómetros por debajo, lo suficientemente cerca como para expandirse hasta tocarse cuando el apilamiento se calienta a entre 200 y 300 grados Celsius. Una sola partícula de menos de un micrón separa las superficies y deja un hueco que abarca muchos contactos a la vez.
¿Oblea a oblea o chip a oblea?
El método se divide en dos enfoques. La unión oblea a oblea junta dos obleas completas cara a cara y las corta después, lo que permite el paso más fino y la producción más rápida, porque la alineación ocurre una sola vez a escala de oblea. Imec y EV Group demostraron en el congreso ECTC de mayo un paso oblea a oblea de 200 nanómetros con un desalineamiento posterior a la unión bajo los 40 nanómetros. La restricción es que ambas obleas deben tener chips del mismo tamaño y que todos se unen, incluidos los defectuosos, así que un solo chip malo en cualquiera de las dos arruina el par.
La unión chip a oblea, en cambio, coloca chips individuales ya probados sobre una oblea, que es lo que requieren los chiplets y los apilamientos HBM, porque permite seleccionar solo los chips buenos y mezclar tamaños y nodos de proceso distintos. El costo es de rendimiento por hora: cada chip se toma, se alinea y se coloca en secuencia. El mejor paso chip a oblea mostrado en ECTC 2026, de CEA-Leti, fue de 1 micrón, unas cinco veces más holgado que el récord oblea a oblea. Applied Materials y Besi citan unas 1.600 colocaciones por hora en la plataforma Kinex, y los equipos Chameo de Besi se ubican cerca de 2.000 chips por hora, con una próxima generación que apunta a 50 nanómetros de precisión de colocación.
¿Quién lidera hoy: TSMC o Intel?
En volumen manda la plataforma SoIC de TSMC. En su simposio norteamericano de 2026 la compañía mostró una hoja de ruta que va de 9 micrones en 2023 a 6 micrones en 2025 y 4,5 micrones en 2029, con una segunda generación que suma unión cara a cara sobre el apilamiento cara a dorso de la primera. El apilamiento de nodos corre en paralelo, desde N3P sobre N4 hoy hacia N2P sobre N2P en 2028 y A14 sobre A14 en 2029.
| Plataforma | Paso actual | Producto en volumen | Próximo objetivo |
|---|---|---|---|
| TSMC SoIC | 6 micrones | AMD 3D V-Cache y MI300 | 4,5 micrones en 2029 |
| Intel Foveros Direct | 9 micrones | Xeon 6+ Clearwater Forest (18A) | 3 micrones, segunda generación |
| Imec y EV Group (oblea a oblea) | 200 nanómetros | solo demostración | pasos submicrométricos |
| CEA-Leti (chip a oblea) | 1 micrón | solo demostración | mayor rendimiento por hora |
Con SoIC, el apilamiento unido se construye primero como un bloque vertical y después se monta en un módulo CoWoS junto a la HBM sobre un interposador de silicio, una combinación que la industria llama 3.5D. El acelerador MI300 de AMD es el caso de referencia. La capacidad crece de a poco: TSMC está levantando su campus de empaquetado avanzado AP7 en Chiayi, con producción prevista para 2026, y analistas de TrendForce estiman que la capacidad SoIC se duplica año a año desde unos pocos miles de obleas mensuales en 2024. Entre los clientes están AMD y el procesador Fujitsu Monaka construido por Broadcom.
Intel, por su parte, llevó Foveros Direct a alto volumen con Clearwater Forest, el procesador de servidor Xeon 6+ fabricado en el nodo 18A y mostrado en el MWC de marzo. El diseño usa un paso cobre a cobre de 9 micrones para unir los mosaicos de cómputo y de entrada y salida sobre mosaicos base que actúan como interposador activo. Habilitarlo exigió una variante de proceso dedicada, la 18A-PT, que agrega las vías a través del silicio que el 18A estándar no lleva.
¿Por qué la HBM se quedó con los microbumps?
La suposición generalizada era que la HBM, la memoria apilada que acompaña a cada acelerador de IA, sería el mayor mercado en volumen del hybrid bonding. Eso cambió en enero, cuando JEDEC elevó el límite de altura del encapsulado HBM de 720 a 775 micrones. Ese espacio extra permite ensamblar apilamientos HBM4 de 16 alturas con microbumps después de todo. Con el paso de contactos de la HBM4 en 10 micrones, un reporte de SemiEngineering señaló que pasar a unión híbrida en esa medida todavía no tiene sentido económico.
SK hynix reflejó esa lógica en su planificación: se queda con el relleno moldeado de reflujo masivo avanzado para la HBM4 de 16 alturas, mantiene el hybrid bonding como respaldo y sigue validando muestras de 12 alturas unidas con la técnica. La compañía mostró una muestra HBM4 de 16 capas en CES 2026 construida sin la unión híbrida que muchos daban por necesaria. El resultado empuja el debut de la tecnología en memoria hacia HBM4E y HBM5, entre 2027 y el fin de la década.
Las fabricantes de memoria, eso sí, están construyendo la capacidad igual. SK hynix invierte 3.870 millones de dólares en una planta de empaquetado avanzado en Indiana, con producción prevista para 2028, y Micron inició a comienzos del año pasado una instalación de 7.000 millones de dólares en Singapur, con salida esperada cerca de 2027. Samsung hace lo mismo desde el lado de la memoria con su familia de empaquetado SAINT, que incluye SAINT-D para apilar DRAM directamente sobre un chip lógico, y en el GTC de marzo afirmó que la unión híbrida reduce la resistencia térmica en más de 20% frente a la unión por termocompresión.
La carrera por los equipos
Applied Materials y Besi, socios en equipos de unión híbrida desde 2020, lanzaron a fines del año pasado su sistema Kinex de unión chip a oblea, presentado como el primero totalmente integrado que combina preparación de superficie, unión y metrología. Applied Materials tomó una participación accionaria en Besi, y reportes de marzo situaron a la empresa en el centro del interés de compra tanto de Lam Research como de Applied Materials.
El seguimiento de analistas proyecta los ingresos de Besi por unión híbrida hacia unos 476 millones de euros en 2026, desde cerca de 36 millones en 2023, con pedidos del segundo semestre de 2025 creciendo más de 60% respecto del primero por las primeras líneas de producción de HBM4. ASMPT se asoció con EV Group, y SK hynix trabaja con Hanwha Semitech en equipos que apuntan a un lanzamiento comercial de HBM en 2027.
El hybrid bonding ya está en producción de volumen, pero su capacidad va por delante de su adopción. TSMC ofrece 6 micrones mientras su cliente conocido más reciente despacha a 9; Intel despacha a 9 con 3 en la hoja de ruta; y el mercado de memoria que iba a consumirlo en cantidad se compró una generación más de microbumps. Dos señales marcarán lo que viene: si algún producto lógico de punta baja de los 9 micrones en volumen, y si la HBM4E se convierte en el primer uso real de la técnica en memoria antes del fin de la década.
