Intel Foundry pelea su ultima chance ante TSMC

El autor Damnang2 publico en Substack un analisis tecnico exhaustivo sobre la pendiente que Intel debe escalar para alcanzar a TSMC. La pieza, replicada por Electronics Weekly, parte de los numeros duros: en el cuarto trimestre de 2025, Intel Foundry reporto ingresos por USD 4.500 millones y una perdida operativa de USD 2.500 millones. El CEO Lip-Bu Tan reconocio que "la compania invirtio demasiado, demasiado rapido, sin demanda suficiente", y el formulario regulatorio que Intel presento ante la SEC incluyo lenguaje de riesgo en el sentido de que la firma aun no asegura clientes externos significativos a escala en ninguno de sus nodos.

Encuadrar las dificultades de Intel Foundry como un simple "deficit de confianza" desconoce el problema de fondo. El negocio de fundicion es mucho mas tecnico, mucho mas estructural y mucho mas dependiente del efecto compuesto del tiempo y el volumen que esa narrativa sugiere.

¿Por que el negocio de fundicion es tan dificil?

La barrera de entrada central no es ninguna tecnologia individual. Es el efecto compuesto de activos tecnicos construidos durante decadas. Recorrer el viaje completo desde el diseno del chip hasta la produccion en volumen revela un muro en cada etapa que los rezagados luchan por escalar.

El requisito de entrada al diseno: PDK y ecosistema de IP

Antes de que una compania fabless pueda producir chips en una fundicion dada, necesita un PDK (Process Design Kit). Un PDK empaqueta la informacion de proceso de la fundicion en una forma que los ingenieros de diseno pueden efectivamente usar. Incluye los layouts de dispositivos basicos como transistores, modelos SPICE para simular comportamiento electrico, miles de reglas de diseno y archivos de tecnologia que permiten a las herramientas EDA analizar disenos contra las caracteristicas fisicas de ese proceso especifico.

El concepto mas importante aqui es MHC (Model-to-Hardware Correlation). En lenguaje llano, MHC pregunta: "¿Se comporta el silicio como la simulacion predijo?". La precision con la que los modelos SPICE de un PDK reflejan el comportamiento real del silicio fabricado es una de las medidas mas criticas de la competencia tecnica de una fundicion. ¿Que pasa cuando MHC se rompe? Un cliente que invirtio decenas de millones de dolares en hacer tape-out de un chip descubre que no rinde como esperaba. Ese cliente no vuelve.

El PDK de TSMC es tan poderoso porque, a lo largo de mas de treinta anos produciendo chips para miles de clientes, los datos acumulados de silicio recalibran y refinan continuamente la precision del modelo. ¿Donde esta Intel en comparacion? Intel libero el PDK 1.0 para 18A en julio de 2024 y la compania reporto mas de 100 tape-outs, pero segun la mayoria de las evaluaciones de la industria, sigue lejos del nivel de validacion MHC que TSMC alcanzo.

Un PDK por si solo tampoco basta. En el diseno de SoC, bloques funcionales complejos como nucleos CPU, interfaces PCIe y controladores DDR se suministran tipicamente como IP pre-verificada. Esos bloques de IP deben estar validados en silicio sobre el proceso especifico de la fundicion especifica. La IP validada para TSMC no puede simplemente portarse a Intel 18A: el diseno fisico debe rehacerse, los constraints de timing deben re-establecerse, y la validacion de silicio debe partir desde cero. Ese proceso toma entre 12 y 18 meses como minimo.

La Open Innovation Platform de TSMC tiene miles de bloques de IP probados en silicio registrados. La razon por la que los vendors de IP construyen primero para TSMC es simple: TSMC tiene la mayor cantidad de clientes, asi que el ROI es mas alto. Porque Intel tiene menos clientes, tiene menos IP; y porque tiene menos IP, vienen menos clientes. El ciclo se alimenta a si mismo.

Capacidad de manufactura: el activo invisible llamado BKM

En la manufactura de semiconductores, BKM significa Best Known Methods. Son las mejores aproximaciones actualmente conocidas a cada uno de los cientos o miles de pasos de proceso en un nodo avanzado. Las condiciones optimas de exposicion para litografia, las combinaciones de flujo de gas y presion para etching, el tiempo y presion de pulido para CMP: BKM es la combinacion optimizada de cada parametro. Algo critico: el BKM de hoy no es la respuesta final. Cuando se encuentra un metodo mejor, se actualiza.

BKM no se aprende leyendo papers en un laboratorio. Viene de correr wafers reales, acumular datos de respuesta de proceso sobre una amplia variedad de patrones de diseno, descubrir modos de defecto inesperados y encontrar soluciones. Mientras mas wafers corres, mas rapido encuentras y resuelves problemas.

Aqui es donde entra el efecto de escala de las fundiciones. TSMC produce simultaneamente chips para cientos de clientes con disenos extremadamente diversos, generando volumenes enormes de wafers. A traves de ese proceso, las soluciones a diversos modos de defecto se codifican como BKM, y todo cliente sobre el mismo proceso se beneficia. Intel Foundry, con casi cero clientes externos, acumula BKM principalmente a traves de sus propios procesadores x86. Carece de datos de proceso sobre la variedad amplia de patrones de diseno que se encuentran en SoCs moviles, aceleradores de IA, chips de networking y mas alla.

Yield y costo: la ecuacion central de la economia de fundicion

Toda esta acumulacion tecnica converge en el yield. La variable mas critica que determina la economia de una fundicion es la densidad de defectos, o D₀, que representa el numero de defectos criticos por unidad de area de wafer.

A D₀ = 0,40 con un area de die de 1 cm², el yield es aproximadamente 67%. Si se mejora D₀ a 0,10, el yield salta a alrededor de 90%. Traducir esa diferencia de yield a dolares revela la severidad del problema. El costo de un solo wafer de clase 2nm de punta se estima en mas de USD 20.000. A 65% de yield, 65 de 100 dies por wafer son buenos. A 90%, son 90. La diferencia de costo por die supera el 38%.

Sumemos la utilizacion del fab a la ecuacion. Operar un fab de punta cuesta miles de millones de dolares por ano, y esos costos fijos se acumulan independientemente de si los wafers estan corriendo. Al 50% de utilizacion, la asignacion de costo fijo por die casi se duplica frente a 80% de utilizacion. La perdida de USD 2.500 millones por trimestre de Intel Foundry es una consecuencia estructural de la combinacion de yield bajo y utilizacion baja sucediendo al mismo tiempo.

La mejora de yield sigue una curva de aprendizaje. Al inicio, factores sistematicos como configuracion de equipos, condiciones de proceso y ventanas de proceso dominan el comportamiento de defectos. Con el tiempo, la contienda se desplaza a que tan rapido podes bajar la densidad de defectos aleatorios. En esa fase, la variable decisiva es cuantos wafers, con cuantos patrones diversos, corren con que frecuencia. Mas volumen significa que los defectos se observan antes, las causas raiz se aislan antes y el BKM se actualiza con mayor velocidad. El yield madura mas rapido dentro del mismo plazo.

Por eso las grandes fundiciones pueden rampar utilizacion inmediatamente al inicio de un nodo nuevo y producir simultaneamente una mezcla diversa de disenos de cliente, maximizando la velocidad de aprendizaje. Una fundicion con volumen externo limitado tiene menos datos de aprendizaje, maduracion de yield mas lenta y una desventaja estructural en costo por wafer y confiabilidad de entrega. Esa brecha de costo y confiabilidad hace mas dificil ganar clientes, lo que perpetua la escasez de volumen y ralentiza aun mas el aprendizaje de yield. El ciclo se compone.

Madurez de PDK, profundidad de BKM y velocidad de aprendizaje de yield son todos funciones del tiempo y el volumen. Una vez que el circulo virtuoso empieza a girar, la brecha con los rezagados se ensancha exponencialmente. Esa es la sustancia del foso que TSMC viene construyendo desde hace mas de treinta anos.

¿Donde esta Intel Foundry hoy?

Se entiende que Intel 18A entro en una rampa de produccion seria en la segunda mitad de 2025. Intel posiciono 18A como el proceso que primero lleva RibbonFET (GAA) y PowerVia (entrega de energia por la cara posterior) a manufactura de alto volumen simultaneamente, y enfatizo que esta combinacion representa la primera instancia de ese enfoque alcanzando escala de produccion. Se ha citado al Core Ultra Series 3, la familia Panther Lake, como el primer producto en el nodo, y a Clearwater Forest, la variante para servidores, como parte de la hoja de ruta. Hay reportes de que el CEO Lip-Bu Tan ofrecio evaluaciones positivas sugiriendo que el progreso de 18A va por delante de lo esperado.

El yield no fue divulgado oficialmente, y circulan diversos estimados en prensa e industria. Algunas fuentes mencionan numeros en el rango bajo a medio del 60%. Sobre el lado de PDK, Intel anuncio la liberacion del PDK 1.0 para 18A en julio de 2024, y los tape-outs continuan.

El problema fundamental, sin embargo, es para quien es ese progreso tecnico. Todo lo que se sabe sobre el avance de 18A esta anclado principalmente a los productos propios de Intel. Los formularios SEC de Intel incluyeron repetidamente lenguaje de riesgo notando que el volumen de clientes externos sigue siendo limitado. En corto: el proceso esta corriendo, pero el volumen externo, la confianza y la escala que un negocio de fundicion realmente requiere aun no se demostraron.

La variante de cara al cliente externo, 18A-P, esta en preparacion. Hay indicaciones de que el PDK de 18A-P fue entregado a clientes selectos para evaluacion, y algunos observadores esperan que la calificacion de clientes y las conversaciones de produccion se aceleren cerca de 2026. En ultima instancia, la verdadera prueba para Intel como fundicion no es el exito interno de 18A en si, sino si los clientes externos efectivamente comprometen volumen a 18A-P.

¿Como se compara contra TSMC N2?

El competidor directo de Intel 18A es TSMC N2. Los dos procesos compiten en la misma generacion de clase 2nm, pero los ejes en los que cada uno se percibe fuerte difieren considerablemente.

Intel hizo declaraciones fuertes sobre rendimiento y eficiencia energetica. La compania presento datos mostrando ganancias de rendimiento a voltaje equivalente, o ahorros de energia a rendimiento equivalente, bajo condiciones especificas de comparacion usando nucleos ARM, apuntando a PowerVia como la tecnologia subyacente. PowerVia separa la red de energia hacia la cara posterior del chip, liberando recursos de ruteo en el frente para senal y reduciendo la caida IR. La logica es convincente sobre el papel, prometiendo aliviar cuellos de botella de diseno. Dicho eso, las comparaciones rendimiento contra rendimiento dependen fuertemente de la configuracion del producto y de la metodologia de diseno, y para los clientes externos la reproducibilidad en silicio y los datos de produccion seran lo que mas importe.

Sobre densidad, TSMC mantiene un liderazgo claro. TSMC N2 alcanza 313 millones de transistores por milimetro cuadrado frente a los 238 millones de Intel 18A. Mayor densidad significa dies mas pequenos para el mismo chip, lo que significa menor costo por die. PowerVia si recupera algo de area frontal, asi que la brecha de "densidad efectiva" puede ser menor que lo que sugieren los numeros brutos, pero los pasos adicionales de proceso requeridos para la entrega de energia por la cara posterior probablemente empujan al alza el costo de fabricacion de wafer de Intel.

Tambien se espera que las brechas de yield sean significativas. Las cifras exactas no estan disponibles, pero Intel no divulgo publicamente numeros de yield para 18A, mientras que TSMC tiene una reputacion industrial de larga data por su rampa rapida de yield y aprendizaje impulsado por volumen. Mas fundamentalmente, la comparacion real no es el porcentaje de yield actual sino la tasa de maduracion. Como dejan claro las economias de yield discutidas antes, una diferencia en velocidad de rampa se traduce directamente en diferencias en costo por die y confiabilidad de entrega.