Samsung dio a conocer una hoja de ruta de tres fases para convertir progresivamente la memoria de alto ancho de banda (HBM) en un sistema integrado de memoria y cómputo. El destino final es zHBM, una arquitectura que ubica el procesador directamente debajo de la pila de DRAM y elimina el enlace convencional por interposer 2.5D entre ambos.
Al detallar el plan en Hot Chips 2026, Sangwook Han, del equipo de diseño de DRAM de Samsung, identificó el base die como la pieza que habilita toda la evolución. El punto de partida fue la decisión de fabricar ese die base en un proceso lógico avanzado.
En la HBM convencional, el base die (B-die) se fabricaba en el mismo nodo de proceso DRAM que los core dies (C-dies) apilados encima. A partir de HBM4, Samsung movió el die base a un proceso lógico de 4 nanómetros, principalmente para reducir el consumo y minimizar el área ocupada. De paso, obtuvo una pieza de silicio mucho más capaz.
La compañía sostiene que un die construido con la misma clase de proceso lógico que las XPU puede hacer bastante más que servir de interfaz de datos. Samsung planea descargar cada vez más funciones en ese die base, hasta eliminar por completo la separación física entre memoria y procesador.
¿Por qué la HBM actual se quedó sin margen?
La arquitectura HBM vigente consiste en varios core dies de DRAM apilados verticalmente sobre un die base y conectados mediante miles de TSV. La pila se ubica al costado de una XPU sobre un interposer, y el die base hace de puente entre la memoria y el silicio de cómputo.
El ancho de banda ha sido el motor de la evolución de HBM. La pila HBM4 actual entrega aproximadamente entre 1 y 5 TB/s, obtenidos mediante 1.000 a 2.000 entradas y salidas que operan a unos 8 a 16 Gbps cada una. Se espera que esas cifras suban con las próximas generaciones, pero las formas convencionales de escalar el ancho de banda presentan problemas serios.
La velocidad de señalización de los TSV es difícil de aumentar, así que cada generación de HBM ha optado por agregar más TSV. Eso consume área y obliga a apretar el paso entre ellos. La PHY también se volvió más exigente: HBM4 duplicó la cantidad de entradas y salidas de datos, de 1.024 a 2.048 DQ, y la velocidad de señalización sigue subiendo.
El consumo es un problema todavía mayor. Aunque la energía por bit mejora, la potencia total de la HBM sigue creciendo porque el ancho de banda escala más rápido. Según Samsung, esa es la razón de fondo por la que HBM4 lleva el die base a un proceso lógico avanzado: una lógica más densa y eficiente reduce el consumo.
Ese movimiento sostiene el plan de tres fases. Samsung llama a esta dirección custom HBM (cHBM), que conserva la pila de DRAM convencional pero personaliza la lógica de abajo para un acelerador específico.
Fase 1: recuperar área de la XPU
La primera fase busca devolverle área al cómputo, en lo que Samsung denomina "recuperación de área de XPU". Los aceleradores de IA están chocando con muros conocidos: el escalamiento de proceso se desacelera y los dies presionan contra los límites del retículo y del interposer. Para expandir el cómputo, Samsung propone desalojar los bloques que no computan y trasladar sus funciones al silicio subutilizado del die base.
El primer objetivo es la interfaz física de HBM (PHY), uno de los bloques más grandes del die base. Samsung propone reemplazar la interfaz tradicional por un enlace die-to-die (D2D) mucho más pequeño. Sobre un die base HBM4 de 11 × 12,8 mm, la PHY convencional ocupa más de 8 × 4 mm, mientras que el bloque D2D de la custom HBM mide cerca de 8,5 × 1,5 mm, con la profundidad de canal recortada de 5,5 mm a 2 mm. Como la interfaz equivalente en la XPU también se achica, se recupera silicio en el procesador.
El contrapeso es térmico: meter la misma potencia en menos silicio aumenta la densidad de potencia y crea puntos calientes. La respuesta de Samsung es un Heat Path Block (HPB), una ruta alternativa para que el calor salga de la zona concentrada de la interfaz. La compañía afirma que un HPB que cubra más de la mitad de la PHY puede recortar la temperatura máxima en más de 35%.
El cambio mayor de esta fase es mover el controlador de memoria desde la XPU al die base de la custom HBM. Han estimó que los controladores ocupan entre 5% y 10% del área de una XPU, espacio que, rellenado con cómputo, podría rendir una ganancia de rendimiento de 10% a 20%. Poner el controlador junto a la memoria además habilita un esquema de reparación basado en SRAM: las direcciones falladas de un C-die se redirigen a SRAM del die base, en vez de sacrificar una fila o columna de repuesto completa por una sola celda defectuosa.
Fase 2: memoria con telemetría, expansión y cómputo
Incluso con el controlador adentro, Samsung calcula que sobra buena parte del área del die base. La fase 2 la rellena con más funciones. Primero, características de telemetría y confiabilidad propias de un SoC: sensores térmicos, de voltaje, de proceso y de envejecimiento, además de hardware de autotest más avanzado.
También propone usar el borde del die base para expansión directa de memoria, con el argumento de que la capacidad se está volviendo tan importante como el ancho de banda. Controladores y PHY dedicados podrían conectar un segundo nivel de memoria externa directamente a la custom HBM, en lugar de pasar por una expansión PCIe convencional. Según Han, esa memoria adicional podría ser LPDDR o incluso HBM, con más ancho de banda y menor latencia que una extensión vía PCIe.
Lo último de la fase 2 es cómputo sobre el propio die base. Samsung quiere colocar elementos de procesamiento seleccionados debajo de la DRAM, para descargar trabajo limitado por memoria mientras las operaciones intensivas en cálculo siguen en la GPU. A esa arquitectura 2.5D ampliada la llama advanced HBM (aHBM), y le atribuye menos tráfico a través del interposer, menor latencia y menor consumo de entrada y salida.
Fase 3: zHBM, el procesador debajo de la memoria
La fase 3 es el paso más radical: Samsung deja de optimizar la arquitectura HBM y la reconstruye. zHBM elimina la disposición convencional lado a lado de XPU y HBM sobre un interposer. En su lugar, el procesador queda directamente bajo la pila de DRAM, en una estructura 3D real.
Esa arquitectura permite reemplazar la gran PHY de borde por entradas y salidas distribuidas a lo largo del die. Los datos dejan de viajar lateralmente por el interposer, lo que acorta el camino físico y elimina la necesidad de las interfaces PHY y D2D convencionales.
Según Samsung, el mayor beneficio es energético. Sus proyecciones muestran que zHBM recorta el consumo de entrada y salida cerca de un 70% frente a HBM5. En otro ejemplo, la compañía modela aproximadamente 2,3 veces más ancho de banda de DRAM con una reducción de unos 100 W de consumo de memoria respecto de un sistema HBM4E de cuatro pilas.
La contracara vuelve a ser el calor. Han señaló que Samsung apunta a pilas zHBM de alrededor de cuatro niveles, frente a las configuraciones de 12 o 16 niveles posibles en HBM convencional, justamente por temperatura. La distribución de entradas y salidas ayuda al repartir la circuitería en vez de concentrarla, pero zHBM es un equilibrio entre capacidad, ancho de banda, calor e integración física.
¿Cuándo llega cada fase?
Samsung no entregó fecha firme ni cronograma para las fases. El punto concreto de partida es el die base de 4 nm de HBM4, mientras que cHBM y aHBM son extensiones de plazo más cercano y zHBM queda como el destino de largo plazo.
Fabricar zHBM exigirá además unión wafer-on-wafer avanzada y hybrid copper bonding para alcanzar la densidad de entradas y salidas requerida, con un proceso de codiseño mucho más estrecho entre los equipos de DRAM y de SoC.
Las tres fases, en una tabla
| Fase | Nombre | Qué cambia | Ganancia declarada |
|---|---|---|---|
| 1 | cHBM (custom HBM) | PHY reemplazada por enlace D2D, controlador de memoria baja al die base | 10% a 20% más rendimiento, hasta 35% menos temperatura máxima con HPB |
| 2 | aHBM (advanced HBM) | Telemetría, expansión de memoria por el borde, elementos de procesamiento bajo la DRAM | Menos tráfico por interposer, menor latencia y consumo de I/O |
| 3 | zHBM | Procesador debajo de la pila, sin interposer, I/O distribuidas | 70% menos consumo de I/O que HBM5, 2,3× ancho de banda, 100 W menos que HBM4E |
Para quien integra hardware en Chile y la región, la lectura práctica es indirecta pero concreta: nada de esto se compra suelto. zHBM y sus fases previas son memoria codiseñada con un acelerador específico, o sea que llegan dentro de sistemas cerrados de servidor y no como módulos reemplazables. El efecto que sí se va a sentir localmente es de precio y disponibilidad de DRAM, en un mercado donde la capacidad de HBM ya está comprometida por los grandes compradores de infraestructura de IA.
