El instituto belga imec, consorcio europeo de investigación en semiconductores que sirve a TSMC, Intel y Samsung, publicó nuevos datos experimentales sobre los nodos lógicos más avanzados de la próxima generación. La conclusión es clara: los procesos 1.4nm y 1nm de patrón único requieren litografía EUV de alta apertura numérica (High-NA, 0,55 NA) para ser fabricables sin multipatterning, una técnica costosa que dispara el número de máscaras y aumenta los defectos.

¿Qué exige el nodo A14?

Según imec, para los nodos lógicos A14 y A10 (1.4 nm y 1 nm en nomenclatura comercial), los requisitos de las capas metálicas más críticas (M0 y M2) son extremos:

  • Líneas y espacios con pitches de ≤20 nm
  • Estructuras tip-to-tip (T2T) con CD ≤15 nm y LCDU ≤3 nm como objetivo de industria
  • Vías aleatorias con distancia centro a centro ≤30 nm

Estos números marcan la frontera de lo que la óptica puede resolver con una sola exposición. Por debajo, la difracción borronea el patrón antes de llegar al wafer.

¿Qué cambia con litografía High-NA frente a 0,33 NA?

Los scanners EUV actuales de ASML, los NXE:3800E, operan a una apertura numérica de 0,33 NA. Imec midió experimentalmente que para imprimir el patrón A14/A10 de M0 con esos sistemas se necesitan entre 3 y 4 máscaras por capa crítica, en lo que se conoce como multipatterning SADP, SAQP o LELELE. Cada máscara extra agrega tiempo de proceso, costo y un nuevo punto de defectos potenciales.

Con los nuevos escáneres High-NA EUV de ASML (serie NXE:5000, 0,55 NA, alrededor de USD 380 millones por unidad), una sola exposición logra el mismo patrón. El consorcio confirmó que demostró el resultado en pruebas físicas sobre wafer, no en simulación.

¿Y el control de tip-to-tip?

El control de los T2T es uno de los puntos donde la transición a High-NA muestra ganancia neta. Imec reportó haber alcanzado un LCDU por debajo de 3 nm para estructuras T2T de 13 nm CD mediante una optimización conjunta de fuente, máscara (con phase shift masks de bajo n), resist y etch (etch direccional). En 0,33 NA esa combinación no llega al mismo nivel sin doble patterning adicional.

High-NA también habilita la roadmap DRAM

Imec extendió las pruebas al lado DRAM. Para los nodos D1d (32 nm) y D0a (28 nm), donde los fabricantes deben imprimir la capa BLP/SNLP (periferia de bitline y storage node landing pads), el 0,33 NA EUV exige al menos tres máscaras. El 0,55 NA logra la misma capa en una sola exposición, según los cortes TEM mostrados por el consorcio en sus inspecciones post-desarrollo y post-etch.

Lectura para la roadmap de semiconductores

La conclusión técnica de imec presiona toda la cadena. TSMC anunció que su nodo A14 entra en producción de riesgo en 2027 con High-NA EUV, e Intel apunta a su 18A con tecnología similar para el mismo horizonte. Samsung y Rapidus también firmaron contratos por escáneres NXE:5000.

Para Chile y LatAm, donde no hay fabricación de chips avanzados pero sí integradores que diseñan ASICs en nodos maduros, el dato relevante es que el costo por wafer en 1.4nm va a depender críticamente del uptime de la flota High-NA, no de la complejidad de la máscara. ASML proyecta entre 25 y 30 unidades High-NA operativas en el mundo para fines de 2027, una cifra históricamente baja para un nodo crítico de producción.