Imec, ASML y TSMC integran transistores 2D en wafer de 300mm

Imec, ASML y TSMC integraron por primera vez transistores tipo n y tipo p con canales 2D de espesor atómico sobre un mismo wafer de 300mm, con un pitch contactado de poly de 50 nm. Es el pitch más cerrado demostrado hasta hoy para dispositivos 2D complementarios y se mete en el rango del silicio de vanguardia.

El trío presentó el trabajo esta semana en el IEEE/JSAP Symposium on VLSI Technology and Circuits, usando una sola exposición EUV para imprimir longitudes de canal de hasta 28 nm. Imec informó que el 94% de los transistores integrados conmutó correctamente, con una razón de corriente on/off superior a 100.000. Los dispositivos tipo n usan disulfuro de molibdeno (MoS2), mientras que los tipo p usan diseleniuro de tungsteno (WSe2) o disulfuro de tungsteno (WS2).

Los dichalcogenuros de metales de transición se estudian hace más de una década (imec viene fabricando transistores de prueba con MoS2 desde fines de los 2010), así que no es un avance de materiales nuevos sino un hito de integración y escalamiento. Lo que cambia con este trabajo es que ambas polaridades se construyeron juntas en un flujo estándar de 300mm, no como dispositivos aislados con litografía más gruesa.

Los transistores alcanzaron anchos activos de hasta 75 nm y un espesor de óxido equivalente cercano a 2 nm. Ambas polaridades quedaron completamente apagadas a voltaje de compuerta cero y los dispositivos WSe2 tipo p rindieron cerca del mejor resultado de laboratorio reportado, cerrando la brecha histórica con el lado p del CMOS 2D. Para dimensionar el pitch, los 50 nm son más cerrados que los 54 nm del pitch de compuerta contactado del nodo clase 10 nm de Intel.

¿Cómo se logró bajar a 50 nm sin High-NA?

La resistencia de contacto fue siempre el cuello de botella para escalar transistores 2D. Un canal de espesor atómico transporta poca corriente, y la unión entre el contacto metálico y la película 2D estrangula lo que el canal puede entregar, en parte porque el metal fija el nivel de Fermi del semiconductor y eleva la barrera Schottky que los portadores deben cruzar. Los dispositivos de laboratorio compensaban manteniendo áreas de contacto grandes, lo que a su vez bloquea el escalamiento de pitch que justifica perseguir estos transistores.

Para romper ese compromiso, el consorcio invirtió el orden de construcción habitual. En lugar de depositar metal sobre la película frágil después de colocar el canal, el equipo patroneó primero las trincheras de contacto rellenas con tungsteno y transfirió el canal 2D encima, con la compuerta depositada sobre él. Imec llama a esto un flujo thin-film-transistor "reverso" y atribuye a la geometría de contacto inferior el comportamiento limpio en estado apagado.

"Por primera vez logramos un CPP de 50 nm (una métrica que depende tanto de la longitud de compuerta como de la longitud de contacto fuente/drenaje) sin afectar el desempeño de los nFET y pFET 2D", afirmó Gouri Sankar Kar, vicepresidente de I+D para tecnologías de cómputo y memoria de imec. La etapa de patronado único con EUV, agregó, se desarrolló en colaboración estrecha con ASML.

Los canales de 28 nm y el pitch de 50 nm se imprimieron con una sola exposición EUV, bien dentro de la resolución de los escáneres EUV estándar de 0,33 NA. El trabajo de ASML con imec en EUV de alta apertura numérica apunta a pitches mucho más cerrados que de otro modo exigirían patronado múltiple, pero el pitch de 50 nm de este trabajo no necesita ni herramientas High-NA ni exposiciones múltiples. ASML le acreditó a la resolución EUV haber acortado las longitudes de canal 2D que demostraciones anteriores en 300mm habían dejado grandes por usar litografía más antigua.

¿Quién más persigue los canales 2D?

Imec no está solo. Intel corre su propio programa de materiales 2D en 300mm con la empresa, y Samsung demostró crecimiento de MoS2 monocristalino a escala de wafer. Grupos universitarios llevaron transistores de MoS2 monocapa a pitches cercanos al nodo de 1 nm, pero lo que distingue al trabajo de imec es la combinación simultánea de integración complementaria n y p, patronado único EUV y un pitch relevante para nodo sobre herramental completo de 300mm.

¿Cuándo llegan los canales 2D a producción?

Los canales 2D vienen después del transistor complementario apilado (CFET) en la mayoría de las hojas de ruta, y no es solo por densidad. Un canal TMD de menos de un nanómetro de espesor permite a la compuerta controlar el canal con más firmeza que un nanosheet de silicio de varios nanómetros, lo que soporta conmutación a menor voltaje a medida que las longitudes de compuerta se achican.

La hoja de ruta de largo plazo de imec ubica los canales atómicos 2D más allá de 2030, y IEEE Spectrum reportó que imec espera CFETs hacia 2033 y una transición a canales semiconductores 2D más cerca de 2041, mientras que la hoja de ruta industrial IRDS anota los canales 2D ya en 2034 para el nodo de 0,7 nm. TSMC recién comenzó la producción en volumen de su primer nodo gate-all-around, N2, a fines del año pasado, y el CFET que apila transistores tipo n sobre tipo p es el paso previo antes de que los canales 2D pasen a ser relevantes para chips lógicos.

Y aunque la demostración impresiona, varios desafíos la separan de un proceso productivo. Primero, la integración es cuasi-CMOS. Los materiales tipo n y tipo p se colocan lado a lado transfiriendo películas al wafer, no creciéndolos juntos en un único flujo monolítico, y la transferencia a escala de wafer, sin residuos y con throughput de producción sigue sin resolverse. Más allá de eso, todavía faltan contactos compatibles con fab y de baja resistencia, dopaje controlable y datos de confiabilidad de largo plazo.

El Dr. Min Cao, vicepresidente y director de tecnología de TSMC, describió el objetivo de la colaboración como reducir el riesgo de la transición de laboratorio a fábrica para materiales de canal novedosos. En los plazos publicados por imec y la IRDS, esa transición es un problema de la década de 2030 en el mejor caso, y el primer rol productivo para los canales 2D probablemente sea modesto: dispositivos de back-end o del reverso del wafer, no lógica de alto desempeño. La ingeniería mostrada esta semana, sin embargo, recorta el trabajo pendiente a problemas de manufactura más que a preguntas sobre si los dispositivos pueden construirse al pitch correcto.