Nagare Labs, una empresa surgida de Georgia Tech y respaldada por Pat Gelsinger, asegura que su memoria Z2RAM puede poner memoria con velocidad de SRAM y densidad de DRAM directamente encima de los chips de IA. Los papers de sus propios fundadores muestran una celda que mejora rápido y que, probada hasta 85 °C, retiene datos durante más de 300 segundos, informó Tom's Hardware. Para la primera generación, la empresa proyecta 5 veces la densidad de la SRAM con seis capas apiladas, 14 veces la velocidad de la DRAM y un tercio de la energía de lectura de la SRAM.
Los chips de IA necesitan mucho ancho de banda, y fabricar memoria HBM (de alto ancho de banda) con rendimientos suficientes para alimentarlos ha sido difícil. Incluso cuando la consiguen, algunos fabricantes planean conformarse con menos capas para mejorar el rendimiento de producción, y el calor es otro límite. Por el calor, el zHBM de Samsung, que apila DRAM directamente sobre el procesador, se planea con unas cuatro capas.
Las alternativas incluyen la memoria flash de alto ancho de banda, todavía en desarrollo, que apila NAND como la HBM y se ubicaría junto a la GPU. También está la SRAM apilada sobre el chip, más rápida pero menos densa y más cara por capacidad. La DRAM, de mayor capacidad, puede ir encima del cómputo, pero el calor limita cuánto puede exigirse a la lógica que tiene debajo.
El techo térmico de la memoria apilada
Ese límite ya condiciona el diseño de la memoria apilada. Los planes de vHBM de Micron, por ejemplo, incluyen estructuras para repartir el calor. Con HBM apilada sobre un chip lógico y la DRAM obligada a mantenerse en 95 °C o menos, la lógica no puede disipar más de 220 W/cm², o 300 W/cm² con mejores vías térmicas, según una simulación de 2025 del grupo del cofundador Shimeng Yu. Nagare Labs dice que el cómputo máximo creció 70% al año durante las últimas tres décadas, contra 20% del ancho de banda de memoria.
La empresa describe la Z2RAM como "dos transistores y un escudo, sin capacitor". Un transistor de escritura deposita carga en un nodo de almacenamiento y el escudo bloquea la interferencia de las celdas vecinas. El transistor de lectura detecta el valor sin descargarlo. En una celda de ganancia como esta, la capacitancia de compuerta del transistor de lectura guarda la carga, así que leer no destruye el dato y la celda se ahorra la reescritura que necesita la DRAM. Nagare apunta a bastante menos de un picojoule por bit.
Capas depositadas sobre el acelerador
Nagare fabrica la Z2RAM depositando sus capas encima del acelerador y modelándolas "juntas en un solo chip", de forma parecida a como escala la flash 3D NAND agregando capas. No hay interposer ni uniones entre las capas de memoria, y esa es parte de la receta propia de la empresa. Una sola exposición de litografía cubre varias capas a la vez, con herramientas estándar de 300 mm y luz DUV, sin necesidad de EUV. La hoja de ruta apunta a más de 100 capas con "cientos de miles" de conexiones verticales.
¿Cuánto tiempo guarda los datos?
Retener datos a altas temperaturas es el desafío, y los fundadores lo han probado varias veces.
Un paper de 2020 del grupo del cofundador Suman Datta, sobre una celda de dos transistores de óxido de indio dopado con tungsteno, lograba retener datos 1 segundo a 25 °C y apenas 300 milisegundos a 85 °C. Una actualización de 2025, con Datta como coautor, agregó un tercer transistor y eliminó el traslape de compuerta de sus transistores. Así superó los 1.000 segundos a 25 °C, contra 200 segundos de la versión con traslape. Ese trabajo también simuló una caché L2 de GPU con el doble de capacidad que una de SRAM en la misma área, con un producto energía-retardo-área entre 75% y 80% menor. Esa métrica multiplica energía, retardo y área.
Seis meses después, ambos fundadores mostraron una celda de tres transistores "plegada, asimétrica y reforzada" que retuvo datos más de 300 segundos a 85 °C, contra solo 100 milisegundos de un diseño convencional de tres transistores. Sigue bajo los cerca de 95 °C que, según Nagare, la DRAM no debe superar, así que ni las celdas publicadas por los fundadores ni la Z2RAM han mostrado retención por encima de ese límite. La celda reforzada tampoco necesita refresco, lo que significa que los datos de la caché de último nivel de la GPU, perfilados con cargas de IA, no alcanzan a degradarse antes de ser sobrescritos.
| Dato | Valor | Tipo | Condiciones | Fuente |
|---|---|---|---|---|
| Retención, celda de dos transistores de 2020 | 1 s y 300 ms | Medido | 25 °C y 85 °C | Grupo de Datta, IEDM 2020 |
| Retención, celda de tres transistores autoalineada de 2025 | Más de 1.000 s | Medido | 25 °C | Georgia Tech, IEDM 2025 |
| Retención, celda convencional de tres transistores | 0,1 s | Medido | 85 °C, hasta una caída de 100 mV | Georgia Tech, VLSI 2026 |
| Retención, celda reforzada de tres transistores | Más de 300 s | Medido | 85 °C, hasta una caída de 100 mV | Georgia Tech, VLSI 2026 |
| Pulso de escritura | 10 ns | Medido | Celda de dos transistores | Georgia Tech, IEDM 2025 |
| Retardo de lectura | 2,6 ns | Simulado | Diseño de 7 nm, matriz de 128×128 | Georgia Tech, VLSI 2026 |
| Área de celda | 0,0168 µm² | Proyectado | Reglas de diseño de 7 nm | Georgia Tech, VLSI 2026 |
| Densidad de bits | 5,7 veces la SRAM de 7 nm | Simulado | Cuatro niveles, 256 MB, misma área | Grupo de Yu, IEEE Trans. Computers 2026 |
| Producto energía-retardo-área de caché L2 | 75% a 80% menor que SRAM | Simulado | Doble capacidad en la misma área | Georgia Tech, IEDM 2025 |
| Potencia de la lógica bajo DRAM apilada | 220 W/cm² (300 W/cm² con mejores vías) | Simulado | DRAM a 95 °C o menos | Grupo de Yu, JxCDC 2025 |
| Densidad de Nagare Gen 1 | 5 veces la SRAM | Proyectado | Seis capas, frente a SRAM HD de 2 nm | Nagare Labs |
| Velocidad de Nagare Gen 1 | 14 veces más rápida que la DRAM | Proyectado | Gen 1 | Nagare Labs |
| Energía de lectura de Nagare Gen 1 | Un tercio de la SRAM | Proyectado | Gen 1 | Nagare Labs |
El espacio y el límite de capas
El espacio físico también es escaso en esta aplicación. Los fundadores proyectan su celda reforzada en 0,0168 µm² a 7 nm, frente a 0,0199 µm² de una celda SRAM de alta densidad en el proceso N3 de 3 nm de TSMC. Otro estudio del grupo de Yu concluyó, en simulación, que una caché de 256 MB con cuatro niveles de celdas de ganancia de dos transistores a 7 nm podría alcanzar 5,7 veces la densidad de bits de la SRAM de 7 nm en la misma área. El retorno cae después de siete u ocho niveles, porque la cantidad de máscaras crece con las capas. La litografía única que plantea Nagare evitaría en teoría ese límite.
Eso no está demostrado, y nada publicado hasta ahora lo muestra. "Estamos literalmente en prototipos de laboratorio", dijo Datta a The Register. Agregó que el objetivo es tener muestras de bloques Z2RAM dentro de cuatro años y, si llegan, envíos de producción dentro de la próxima década.
Yu dijo al mismo medio que no existe un estándar para integrar este tipo de memoria con un acelerador, así que Nagare podría tener que diseñar la interfaz por su cuenta. Datta también mencionó la confiabilidad, porque efectos de un solo electrón pueden mover el umbral de una celda lo suficiente para alterar el bit guardado. Falta ver además si las celdas de tres transistores probadas funcionan igual de bien en un producto de dos transistores y un escudo.
Sin fábrica propia
Aun si supera esos obstáculos, queda uno mayor. Nagare no tiene fábrica. Su plan para escalar depende de conseguir socios de fabricación y de empaquetado, y según reportes busca una fábrica de I+D para crecer más allá de la sala limpia de la universidad. El caso más parecido de memoria sobre cómputo que se vende hoy, y el que Datta citó como modelo para trabajar con fabricantes de chips, es el 3D V-Cache de AMD.
La Z2RAM no es la primera memoria sin capacitor que promete 5 veces la densidad de la SRAM. Hace 20 años lo hizo la Z-RAM de Innovative Silicon, una tecnología que AMD licenció y no llegó a usar. Un paper de Georgia Tech que se presentará en IEDM en diciembre describe otro dispositivo, una celda de un transistor y un transistor ferroeléctrico, que apunta a la misma brecha entre la latencia de la SRAM y la densidad de la DRAM.
Gelsinger, ex director ejecutivo de Intel, una empresa que nació fabricando memoria, retiró Optane, una memoria no volátil de baja latencia, en favor de CXL. Optane buscaba cubrir la brecha entre el almacenamiento no volátil más lento, como discos duros y SSD estándar, y la DRAM. Hoy Gelsinger está en el directorio de Nagare, y Playground Global, donde es socio general, lideró la ronda de 5 millones de dólares de la startup.
Nagare no quiso compartir cifras medidas de retención, latencia ni energía. La celda reforzada de los fundadores ya guarda datos a 85 °C más tiempo del que necesita una caché, pero mientras no se mida una pila Z2RAM de varias capas fabricada en una planta, con retención sobre 95 °C incluida, sus cifras principales siguen siendo proyecciones.
